2011级EDA 谭会生课件 02.ppt

2）FPGA/CPLD的结构可以提供一定数量的片上存储器块。在FPGA/CPLD设计当中，存储器通常使用FPGA/CPLD芯片厂商支持的模块或者是模块发生器，在高速的SRAM（如350MHz）、零总线等待时间、大容量特点的存储器在SOC设计中推荐采用片外存储器。可以通过如下3种方式实现分布式RAM或者是块状RAM：RTL描述；图形例化；器件指定的存储器编译器。 E N D 返 回 4）I/O单元（IOE） FLEX10K器件的I/O引脚是由一些I/O单元（IOE）驱动的。IOE位于快速通道的行和列的末端，每个IOE有一个双向I/O缓冲器和一个触发器。当IOE作为专用时钟引脚时，这些寄存器提供了特殊的性能。当它作为输入时，可提供少于4.2ns的建立时间和0ns的保持时间；而作为输出时，这些寄存器可提供少于5.7ns的时钟到输出的时间。 图2-35 FLEX10K器件系列的结构 LAB EAB Fast Track IOE 2.3.4 Cyclone系列器件的结构与原理  图2-36 Cyclone LE结构图 图2-37 Cyclone LE普通模式 图2-38 Cyclone LE动态算术模式 图2-39 Cyclone LAB结构 图2-40 LAB阵列 图2-41 LAB控制信号生成 图2-42快速进位选择链 图2-43 LUT链和寄存器链的使用 2.5 编程与配置 基于电可擦除存储单元的EEPROM或Flash技术。 基于SRAM查找表的编程单元 基于反熔丝编程单元 表2-3 3 图2-101接口各引脚信号名称 引脚 1 2 3 4 5 6 7 8 9 10 PS模式 DCK GND CONF_DONE VCC nCONFIG - nSTATUS - DATA0 GND JATG模式 TCK GND TDO VCC TMS - - - TDI GND JTAG方式的在系统编程 图2-101 CPLD编程下载连接图 图2-102 多CPLD芯片ISP编程连接方式 使用PC并行口配置FPGA  图2-103 ，FLEX10K PS 模式配置时序 使用PC并行口配置FPGA  图2-104 多FPGA芯片配置电路 FPGA专用配置器件  图2-105 FPGA使用EPC配置器件的配置时序 FPGA专用配置器件  图2-106 FPGA的配置电路原理图（注，此图来自Altera资料，中间一上拉线应串1K电阻） 图2-107 EPCS器件配置FPGA的电路原理图 使用单片机配置FPGA  图2-110 用89C52进行配置 使用CPLD配置FPGA  使用单片机配置的缺点： 1、速度慢，不适用于大规模FPGA和 高可靠应用； 2、容量小，单片机引脚少，不适合接 大 的ROM以存储较大的配置文件； 3、体积大，成本和功耗都不利于相关的设计。 2.6 CPLD和FPGA的选用 一、CPLD和FPGA的选用 从以下几个方面进行选择 : 1．逻辑单元 CPLD中的逻辑单元是大单元，通常其变量数约20～28个。由于这样的单元功能强大，一般的逻辑在单元内均可实现，因而其互连关系简单，一般通过集总总线即可实现。电路的延时通常在数纳秒至十数纳秒。与同样集成规模的FPGA芯片相比内部触发器的数量较少。大单元的CPLD较适合逻辑型系统，如控制器等，这种系统逻辑复杂，输入变量多，但对触发器的需求量相对较少。 FPGA逻辑单元是小单元，其输入变量数通常只有几个，因而采用查表结构（即PROM形式），每单元只有1～2个触发器。这样的工艺结构占用芯片面积小，速度高，每块芯片上能集成的单元数多，但逻辑单元的功能较弱。如欲实现一个较复杂的逻辑功能，需要几个这样的单元组合才能完成。电路的延时时间不定，互连关系也较复杂。小单元的FPGA较适合数据型系统，这种系统所需的触发器数多，但逻辑相对简单。 2．内部互连资源与连线结构 FPGA单元小、互连关系复杂，所以使用的互连方式较多， FPGA的分段式互连结构是利用不同长度的几种金属线通过旁路晶体管或反熔丝的连接，把各个功能单元连接起来；有单长线、双长线、长线等方式。所以FPGA在使用时，除了逻辑设计外，还要进行延时设计。通常需经数次设计，方可找出最佳方案。 CPLD单元大。CPLD不采用分段互连方式，它的连续式互连结构是利用具有同样长度的一些金属线实现功能单元之间的互连，即使用的是集总总线，所以其总线上任意一对输入端与输出端之间的延时相等，且是可预测的，产品