实验七 状态机逻辑电路设计.ppt

EDA课程 实验七 状态机逻辑电路设计 由输入信号检测010序列Verilong程序 mealy型状态机仿真结果 乘法器状态机Verilog程序 乘法器状态机Verilog程序 仿真结果 * EDA课组 一、实验目的： 1、了解状态机逻辑电路设计原理及特点； 2、学习使用状态机逻辑电路设计方法。 二、实验内容 2、通过仿真软件进行验证仿真 。 1、 设计两种典型状态机逻辑电路系统； 三、实验原理 有限状态机是一个广义的时序电路，它能将复杂逻辑分解为众多状态来完成，使复杂逻辑层次分明，是设计复杂电路的方法。 根据输入与输出机状态之间的关系，状态机分为两类：摩尔型（moore）状态机和米里型（Mealy）。 摩尔型（Moore）状态机 米里型（Mealy）状态机 三、实验步骤 1、序列检测器的设计 序列检测器是一种用来监测一组或多组序列信号的电路，在数据通信、雷达、遥感、遥测等领域中广泛应用主要用于检测同步识别标志。下面通过Mealy型状态机设计由输入信号中检测010序列，状态编码采用格雷编码。 din clk reset dout s0 s2 s1 1/0 0/1 1/0 1/0 0/0 0/0 框图 状态图 状态表 当前状态 下一状态 din=0 din=1 s0=00 s1,0 s0,0 s1=01 s1,0 s2,0 s2=11 s1,1 s0,0 module mealyfsm(clk,reset,din,dout, cs_state,ns_state); output dout; output [1:0] cs_state,ns_state; input clk,reset,din; reg dout; //用格雷码编码声明状态值 parameter [1:0] s0=2b00,s1=2b10,s2=2b11; reg [1:0]cs,ns; assign cs_state=cs,ns_state=ns; always@(posedge clk,posedge reset)begin if(reset==1b1) //异步复位，高电平有效 cs=s0; else cs=ns; end //次态计算及输出信号产生， always@(cs,din) case(cs) s0:begin dout=1b0; if(din===1bx)ns=s0; else ns=(din)?s0:s1; end s1:begin dout=1b0; ns=(!din)?s1:s2; end s2:begin dout=(din)?1b0:1b1; ns=(din)?s0:s1; end default:begin dout=1b0; ns=s0; end endcase endmodule S0 0 S1 1 S2 1 0/0 1/0 1/0 1/0 0/0 0/1 可见输出dout和次态ns均由状态cs和输入din共同决。这是mealy状态机特点。 2、二进制乘法器设计： 实现两个8位二进制数的乘法运算，被乘数（mend)和乘数（mplr)存放在寄存器mcnd_temp和acc[7:0]中，乘积为16进制数，运算完后存放在16位寄存器acc[15:0]中。 shift add comp1 init count8 递增count acc右移 复位acc 初始化count reset=1 reset=0 如果acc[0]=1 将mcnd加到acc 输出done=1 count=8 乘法状态机的状态图 ⑴状态机模型开始处于init状态，并且只要复位信号reset为高电平，就停留在该状态。当reset为0时，累加器acc清零，计数器count被复位，被乘数mcnd和乘数mplr被加载到寄存器mcnd_temp和acc的低8位中，然后进入add状态。 ⑵当处于add状态时，只要当乘数的最低位（acc[0]）为1时，将被乘数加到部分积（acc的高八位）中，然后进入到shift状态中。 ⑶在shift状态时，将部分积（acc）右移一位，并将计数器（count）加1，如果计数器值为8，则进入compl状态；如果计数器值小于8，则返回到add状态进行下一轮移位相加直到计数器值变为8。 ⑷compl状态表示运算完成，将输出使能信号done置为高，此时