EDA技术实用教程—V的HDL版 第3章VHDL设计初步.ppt

第 3 章 VHDL设计初步;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3. 端口语句和端口信号名 PORT（ ）； 描述电路的端口及其端口信号。 如 PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT );;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;7. 逻辑操作符 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;3.1组合逻辑电路的VHDL描述 ;12. 文件取名和存盘 ;3.1组合逻辑电路的VHDL描述 ;3.1 组合逻辑电路的VHDL描述 ; 半加器h_adder电路图及其真值表 ;3.3.1 半加器描述 ;KX康芯科技;3.1 组合逻辑电路的VHDL描述 ;3.1 组合逻辑电路的VHDL描述 ;3.1 组合逻辑电路的VHDL描述 ;图3-11 全加器f_adder电路图及其实体模块 ;【例3-19】 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --调用半加器的声明语句 PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； SIGNAL d，e，f : STD_LOGIC; --定义3个信号作为内部的连接线。 BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e);--例化语句 u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); cout=d or f; END ARCHITECTURE fd1; ;3.1.6 全加器描述和例化语句 ;3.1 组合逻辑电路的VHDL描述 ;3.2 基本时序电路的VHDL描述;D触发器实体;3.2.2 VHDL描述的语言现象说明 ;3.2.2 VHDL描述的语言现象说明 ;例3-1 LIBRARY WORK ; --表示打开用户工程文件所在的目录， 该目录为默认工作库WORK LIBRARY STD ; --表示打开STD库 USE STD.STANDARD.ALL ; --表示允许使用STD库中的STANDARD 程序包中的所有内容(.all) ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ; ;使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 如例3-6中 LIBRARY IEEE ; --表示打开IEEE库 USE IEEE.STD_LOGIC_1164.ALL ; --表示允许使用IEEE库中 名为STD_LOGIC_1164的程序包的所有内容。;3.2.2 VHDL描述的语言现象说明 ;如例4-6中： CLKEVENT AND CLK=1 该表达式用于检测时钟信号CLK的上升沿，如果检测到上升沿，则该表达式将输出