EDA第4章_VHDL设计车孽步.ppt

第4章 VHDL设计初步 ;什么是VHDL？;【例4-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ;;【例4-2】 ENTITY mux21a IS PORT(a,b: IN BIT; s : IN BIT; y : OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e: BIT; BEGIN d = a AND (NOT S) ; e = b AND s ; y = d OR e ; END ARCHITECTURE one ;;【例4-3】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS ( a , b , s ) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS; END ARCHITECTURE one ;;图4-3 mux21a功能时序波形;4.1.2 VHDL相关语??说明;2. 实体名 不能用数字开头定义实体名； 不能用中文定义实体名;6. 结构体表达;9. IF_THEN条件语句 IF s = 0 THEN y = a ; ELSE y = b ; END IF;;4.2 寄存器描述及其VHDL语言现象;4.2.2 D触发器VHDL描述的语言现象说明;2. 设计库和标准程序包;4. 上升沿检测表式和信号属性函数EVENT;5. 不完整条件语句与时序电路;【例4-8】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END COMP_GOOD; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ; END one;;4.2.3 实现时序电路的VHDL不同表达方式;【例4-12】 ... PROCESS BEGIN wait until CLK = 1 ; --利用wait语句 Q = D ; END PROCESS;;4.3 1位二进制全加器的VHDL设计;4.3.1-4.3.2 半加器描述和CASE语句;2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR;4.3.1-4.3.2 半加器描述和CASE语句;【例4-17】 LIBRARY IEEE; --半加器描述(2) USE IEEE . STD_LOGIC_1164 . ALL ; ENTITY h_adder IS PORT ( a , b : IN STD_LOGIC ; co , so : OUT STD_LOGIC ) ; END ENTITY h_adder ; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ; B