EDA第四章 VHDL设计的初步(第3版).ppt

《EDA技术》;4.1 多路选择器VHDL描述;4.1 多路选择器VHDL描述;4.1 多路选择器VHDL描述;4.1 多路选择器VHDL描述;4.1 多路选择器VHDL描述;（5）、时序仿真波形;4.1.2 相关语法现象说明;4.1.2 相关语法现象说明;4.1.2 相关语法现象说明;4.1.2 相关语法现象说明;（9）、WHEN-ELSE条件赋值语句;（10）、PROCESS进程语句和顺序语句;4.1.3 相关语法现象小结;4.2 寄存器的VHDL描述;4.2 寄存器的VHDL描述;4.2 寄存器的VHDL描述;4.2 寄存器的VHDL描述;4.2.2 D触发器的VHDL描述中的语法说明;引进信号对象有什么样的好处？;4.2.2 D触发器的VHDL描述中的语法说明;4.2.2 D触发器的VHDL描述中的语法说明;4.2.2 D触发器的VHDL描述中的语法说明;4.2.2 D触发器的VHDL描述中的语法说明;4.2.2 D触发器的VHDL描述中的语法说明;4.2.2 D触发器的VHDL描述中的语法说明;4.2 寄存器的VHDL描述;4.2.3 实现时序电路的VHDL不同表达方式;4.2.3 实现时序电路的VHDL不同表达方式;4.2.3 实现时序电路的VHDL不同表达方式;4.2.3 实现时序电路的VHDL不同表达方式;4.2.3 实现时序电路的VHDL不同表达方式;4.2.4 异步时序电路的VHDL设计;4.2.4 异步时序电路的VHDL设计;信号属性;4.3 一位全加器的VHDL设计; LIBRARY IEEE ;--或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE fu1;;a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1;--半加器描述(2) 利用CASE语句直接表达电路的逻辑真值表。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN abc = a b ; PROCESS(abc) BEGIN CASE abc IS WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; ;4.3.1 半加器的描述与CASE语句;2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR;3. 并置操作符 ? (非逻辑与);... --半加器描述(3) SIGNAL abc,cso : STD_LOGIC_VECTOR(1 DOWNTO 0 ); BEGIN abc = a b ; co = cso(1) ; so = cso(0) ; PROCESS(abc) BEGIN CASE abc IS WHEN 00 = cso=00 ; WHEN 01 = cso=01 ; WHEN 10 = cso=01 ; WHEN 11 = cso=10 ; END CASE; END PROCESS; END ARCHITECTURE fh1;;4.3.2 全加器的描述和例化语句;4.3.2 全加器的描述和例化语句;4.4.1 4位二进制加法计数器;4.4.2 整数、自然数和正整数数据类型;4.4.3 4位加法计数器的另一种表达方式;4位加法计数器由两大部分组成：;4位加法计数器工作时序;归纳;【例4-22】--异步复位/同步时钟使能十进制加法计数器 LIBR