第五章数字逻辑.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 图5.35 例8的逻辑电路图 3.VHDL编程中库元件调用法 5.5.3 VHDL的时序逻辑设计 图5.36 时钟边沿与属性描述 * * * * * * * * * * * * * * * * * 4.输入输出单元IOC 图 5.18 I/O单元工作组态 图 5.17 IOC的结构框图 5.时钟分配网络 图5.19 时钟设置网络 6.ispMACH 4000系列器件 图5.20 ispMACH 4000系列结构框图 5.3.2 EPM7128S器件 EPM7128S是Altera公司MAX7000S系列中的一个器件，是在系统可编程的CPLD器件。具有以下特点： 采用CMOS E2PROM工艺，使用5V电源。 共128个宏单元，可用门数2500，8个功能逻辑块。 具有PLCC（100个I/O引脚）封装和TQFP封装（ 64个I/O引脚）。 引脚能够和5V器件、3.3V器件兼容。 EPM7128S的结构 EPM7128S由多个逻辑阵列块(LAB)组成，每个LAB包括16个宏单元(Macrocell)，多个LAB通过可编程连线阵列(PIA)连接，并与输入、输出和全局控制信号（时钟、输出使能）连接。 1. 逻辑阵列块(LAB) 与LAB连接的输入信号包括： 来自PIA的36个输入信号； 用于寄存器控制的全局控制信号； 从I/O引脚到可编程寄存器的直接输入信号。 2. 宏单元 逻辑宏单元是实现组合逻辑和时序逻辑的基本单元，每个宏单元有逻辑阵列、乘积项选择矩阵、可编程寄存器组成。 组合逻辑在逻辑阵列中完成，每个宏单元提供5个乘积项。乘积项选择矩阵允许这些乘积项在组合逻辑功能时作为“或”和“异或”的输入，或者在寄存器功能时作为寄存器的复位、置位、时钟和时钟允许信号。 作为触发器功能是，可编程寄存器可以配置成D、T、JK或者RS触发器。触发器的时钟来源有三种：全局时钟、时钟允许信号控制的全局时钟、乘积项产生的时钟和I/O引脚时钟信号。 3. 可编程逻辑阵列PIA PIA用于专用输入、I/O引脚和宏单元的输入、输出之间的互连。 所有专用输入、I/O引脚和宏单元的输出都送到PIA，个可编程逻辑块从PIA接收自己所需要的信号。 4. I/O控制块 I/O控制块允许每个引脚配置成输入、输出、双向或是来自PIA的6个全局信号控制的三态使能输出。 5. EPM7128S引脚 芯片具有JTAG接口，可以使用JTAG接口电缆实现在系统编程。 5.3.3 在系统编程原理 1.在系统编程原理 图5.21 ispLSI器件的编程结构转换示意图 2.isp器件的编程方式 图5.22　典型ISP编程电路 5.4 可编程逻辑的原理图方式设计 5.4.1 编程环境和设计流程图 5.4.2 设计输入 5.4.3 功能模拟 5.4.4 综合和实现（软件） 5.4.5 时序模拟 5.4.6 器件下载 5.4.1 编程环境和设计流程图 5.4.1 编程环境和设计流程图 2.设计流程图 图 5.24 可编程逻辑设计流程 5.4.2 设计输入 图5.25　原理图方式（a）和文本方式（b）设计同一逻辑电路 5.4.3 功能模拟 图5.26 逻辑分段与结合的例子 图5.27　功能模拟显示图 5.4.4 综合和实现（软件） 1.综合阶段 图5.28　综合阶段的优化例子 2.实现阶段 5.4.5 时序模拟 图5.29　时序模拟的假定例子 5.4.6 器件下载 图5.30　下载一个设计到目标器件 5.5 可编程逻辑的VHDL文本方式设计 5.5.1 VHDL的基本概念 5.5.2 VHDL的组合逻辑设计 5.5.3 VHDL的时序逻辑设计 5.5.1 VHDL的基本概念 5.5.2 VHDL的组合逻辑设计 1.VHDL编程中的数据流描述方法 图5.32 一个SOP形式逻辑电路 2.VHDL编程中的结构描述方法 图5.33 VHDL结构法与固定逻辑IC硬件实现法的比较 图5.34 VHDL组件示例 5.1 PLD的基本概念 5.2 现场可编程门阵列FPGA 5.3 在系统可编程ISP 5.4 可编程逻辑的原理图方式设计 5.5 可编程逻辑的VHDL文本方式设计 ????? ? 第5章 可编程逻辑 返回目录 5.1 PLD的基本概念 5.1.1 可编程阵列 5.1.2 PLD的类型 5.1.1 可编程阵列 图5.1 　与阵列 图5.2? 例１的与阵列编程 图5.3 或阵列 图5.4 例3的与-或阵列编程 3.可编程连接技术 图5.5 SRAM 为基的与阵列概念 5.1.2 PLD的类型 1.简单可编程逻辑器件SPLD 图5.6? SPLD