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基于FPGADES加密电路探究摘要： 应用FPGA对DES文件加密、解密算法进行详细分析，在讨论S盒和轮函数这两个关键算法的基础上，利用Quartus Ⅱ设计、ModelSim仿真，synplify pro综合，验证了DES 算法在低端FPGA中实用性。 Abstract： Use FPGA to analyze the encryption and decryption algorithm of DES file in detail， based on the discussion of the two key algorithm（S box and F function），using Quartus Ⅱto design， ModelSim to simulation， Synplify pro to comprehendsive，verified the utility of DES algorithm in the low-end FPGA. 关键词： DES；FPGA；数据加密 Key words： DES；FPGA；data encryption 中图分类号：TM13 文献标识码：A 文章编号：1006-4311（2012）29-0097-02 0 引言 DES全称为数据加密标准（Data Encryption Standard），它以64位为分组对数据进行加密，是一种典型的对称型分组加密算法[1]。在加密、解密和密钥生成过程仅有逻辑运算和查表运算等简单数学运算，软件实现在很大程度上占用系统资源，采用硬件实现是理想方案。 1 DES加密算法原理 DES算法工作时，从一端输入一组64位明文，从另一端输出64位密文，并且其加密、解密所采用的算法相同[2]。该算法由于每个第8位都用作奇偶校验位，因此密钥的长度为56位，其值可以是任意的，且可在任意的时候改变，保密性能完全依赖于密钥。 DES入口参数有三个：①key：加密/解密使用的密钥；②data：加密/解密的数据，③mode：工作模式。其中，当工作模式为加密模式时，key用于对数据加密，明文以64位为一组，形成明文组；当解密工作模式时，key用于数据解密。 2 基于FPGA的系统开发环境 2.1 开发语言 Verilog HDL是一种用形式化方法描述数字电路和逻辑系统设计的硬件描述语言，从语法结构上看，它借鉴了C语言的语法结构及部分操作符，具有语言简捷、高效等特点，成功地应用于多种抽象层次数字系统设计。并能够用于设计的建模、仿真、验证和综合等阶段，在FPGA设计领域处于主流地位。 2.2 基于FPGA的软件测试平台 2.2.1 Quartus Ⅱ工具 Quartus II是目前最主要的CPLD/FPGA开发工具之一，由Altera公司推出。它所提供的开发包环境是电路结构无关，并可实现完全集成[3]。Quartus II具有数字逻辑设计的全部特性，设计流程包括设计输入、综合、布局连线、仿真、器件编程与配置等。 2.2.2 ModelSim工具 Mentor Graphics公司的ModelSim具有简单、方便和成本低等特点，是工业上最通用的仿真器之一，可支持多种硬件描述语言，提供三种交互界面，并能够支持多种形式的仿真，很好地利用这些特点，可以大大加快开发的进度。 2.2.3 synplify pro工具 逻辑综合工具synplify pro是目前最主要的FPGA/CPDL综合工具之一，由Synplicity公司出品。它使用BEST和Timing driven等优化技术，可以大大提高逻辑综合的效率，使得设计综合在物理面积和工作频率上都能达到较理想的效果。 3 DES算法的硬件实现 3.1 DES加密系统设计方案 3.1.1 密钥生成器设计 密钥生成器的设计是独立于DES轮函数运算实现的，DES的外部输入密钥Key由64位组成，包含了8个字节，每个字节有8位。其中每个字节的最末一位用作奇偶校验，剔除奇偶校验位，得到56位的密钥，又经过换位重排选出48位。DES加密、解密时所用的外部密钥Key完全相同，只是在解密时内部非线性变换所用的内部子密钥使用时须按相反的次序进行。 3.1.2 S盒设计 S盒是一种比较复杂的非线性函数算法，其性能的提高可以很大的改善整体设计性能。S盒具有较强的安全性，能够达到加密、解密效果，其算法在设计中所占比重较大，因此是重点设计优化项目。DES是一个满足特殊性能的6～4位的变换，它将S盒分别划分成8个6位的块，通过非线性变换将它的6个输入位变成4个输出位，在Verilog HDL语言中采用CASE语句，这是最简单的实现方法，较适用于低端的FPGA。设计使用硬件描述语言Veril