微处理器系统结构与嵌入式系统第五章.ppt

课堂练习 1. 设某系统的地址总线宽16bit，数据总线宽16bit，则该系统最大可扩充 KB容量的存储系统。 2.设某系统的数据线宽度为8bit，地址线宽度为16bit，现有容量为2K×4bit的SRAM芯片若干。若需扩充共8KB的RAM子系统，且要求其占用的地址范围从C800H起连续且唯一。 ①共需多少片2K×4bit的SRAM芯片？这些芯片应分成多少组？每组多少片？ ② 给出各芯片（组）的地址范围。 3. 扩展存储器设计时，片选信号可以采用 、 或 方式进行译码。若系统地址线中有N条未参与译码，则存储单元的重叠地址将有 个. * 提问：1.访问的是存储器还是I/O;2.Y0-Y7的地址范围 寄存器组 特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。 组成：一组彼此独立的Reg，或小规模半导体存储器。 RISC：设置较多Reg，并依靠编译器来使其使用最大化。 Cache (Cache和流水线技术是RISC成功的技术支柱) 高速小容量(几十千到几兆字节)； 完全由硬件实现控制，对程序员完全透明； 可分为指令cache和数据cache 主（内）存 编址方式：字节编址 信息存放方式：大/小端系统、对齐方式 辅（外）存 1）、主要用作数据信息（以文件(file)的形式）存放，按块为单位进行存取。 2）、也可以实现虚拟存储器 */42 cache相关概念 1. 访问局部性 访问的引用局部性：是CPU会访问当前访问附近的数据和指令 访问的时间局部性：访问一个元素之后，很可能在不久的将 来再次访问该数据 2. 命中率：利用CPU产生的有效地址可直接在存储体系的高层访问到所需信息的概率,是衡量存储体系把握数据访问局部性的重要性能参数 3. 失效率：利用CPU产生的有效地址不能直接在存储体系的高层访问到所需信息的概率 cache读取方式 CPU cache 主存 贯穿式读取 CPU cache 主存储器 旁路式读取 设cache 的存取时间为tc，命中率为h，主存的存取时间为tm，则平均存取时间： 贯穿式： ta = tc ×h + (tc + tm)×(1-h)。 旁路式： ta = tc ×h + tm×(1-h)。 cache的功效 【例5.1】 某微机存储器系统由一级cache 和主存组成。CPU采用贯穿式读取方式，已知主存的存取时间为80 ns，cache 的存取时间为6 ns，cache的命中率为85%，试求该存储系统的平均存取时间。 ta =6 ns×85%+86 ns×(1-85%)=5.1+12.9=18 ns cache的命中率与cache 的大小、替换算法、程序特性等因素有关。 cache未命中时CPU还需要访问主存，这时反而延长了存取时间。 * * / 54 Cache技术和虚拟存储器技术 相同点： 以存储器访问的局部性为基础； 采用的调度策略类似； 对用户都是透明的； 不同点： 划分的信息块的长度不同； Cache技术由硬件实现，而虚拟存储器由OS的存储管理软件辅助硬件实现； Cache块：8～64字节 虚拟存储器块：512～几十K个字节 主存储器（主存、内存） 编号(地址) 　 4095 　 … 　 … 　 12 　 11 　 10 　 9 　 8 　 7 　 6 　 5 　 4 　 3 　 1 　 0 　 主存储器用于存放当前运行的程序和数据 主存容量（单位：字节）由最大可编址空间描述 最小可编址单位为字节，但一般按字长进行访问 长度大于一个字节的数据在内存占多个连续的单元，根据字节存放顺序分为大端和小端 为了提高访问速度，一般按整数边界对齐存储 大端的数据存放格式 低地址 高地址 地址A 地址A+1 地址A+2 地址A+3 int a = 0x 12 34 56 78 12 34 56 78 低地址 高地址 地址A 地址A+1 地址A+2 地址A+3 12 34 56 78 小端的数据格式 大端（Big-Endian）小端（Little-Endian） Endian表示数据在存储器中的存放顺序。采用大小端模式对数据进行存放的主要区别在于存放的字节顺序：大端方式将低位字节存放在高地址，小端方式将低位字节存放在低地址。 对齐方式：不同宽度数据的存储方式 按整数边界对齐存储可以保证访存指令的速度 按任意边界对齐存储可以保证存储空间的利用 5.4存储器设计:存储芯片的选择 确定类型 根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用SRAM还是DRAM，是否需要E