第一章（第1讲）EDA概述.pptVIP

在EDA技术中，仿真的地位非常重要，行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试，每一步都离不开仿真器的模拟检测。在EDA发展的初期，快速地进行电路逻辑仿真是当时的核心问题。即使在现在，各个环节的仿真仍然是整个EDA设计流程中最重要、最耗时的一个步骤。因此，仿真器的仿真速度、仿真的准确性和易用性成为衡量仿真器的重要指标。 2010-2-1 EDA技术与DE2实践 * 按仿真器对硬件描述语言不同的处理方式，可以分为编译型仿真器和解释型仿真器。编译型仿真器速度较快，但需要预处理，因此不能及时修改：解释型仿真器的速度一般，但可以随时修改仿真环境和条件。 几乎每个EDA厂商都提供基于VHDL和Verilog DHL的仿真器。常用的仿真器有Model Technology公司的ModelSim、Cadence公司的Verilog-XL和NC-Sim、Aldec公司的ActiveHDL、Synopsys公司的VCS等。 2010-2-1 EDA技术与DE2实践 * 硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真，但直到Synopsys公司推出了HDL综合器后，才使HDL直接用于电路设计。 2010-2-1 EDA技术与DE2实践 * HDL综合器是一种将硬件描述语言转化为硬件电路的重要工具软件，在使用EDA技术实施电路设计中，HDL综合器完成电路化简、算法优化、硬件结构细化等操作。HDL综合器在把可综合的HDL（VHDL或Verilog HDL）转化为硬件电路时，一般要经过两个步骤：第1步，HDL综合器对VHDL或Verilog HDL进行处理分析，并将其转换成电路结构或模块，这时不考虑实际器件实现，即完全与硬件无关，这个过程是一个通用电路原理图形成的过程：第2步，对实际实现目标器件的结构进行优化，并使之满足各种约束条件，优化关键路径，等等。 2010-2-1 EDA技术与DE2实践 * HDL综合器的输出文件一般是网表文件，是一种用于电路设汁数据交换和交流的工业标准化格式的文件，或是直接用HDL表达的标准格式的网表文件，或是对应FPGA／CPLD器件厂商的网表文件。 HDL综合器是EDA设计流程中的一个独立的设计步骤，它往往被其他EDA环节调用，以便完成整个设计流程。HDL综合器的调用具有前台模式和后台模式两种。用前台模式调用时，可以从计算机的显示器上看到调用窗口界面：用后台模式（也称为控制模式）调用时，不出现图形窗口界面，仅在后台运行。 2010-2-1 EDA技术与DE2实践 * 适配也称为结构综合，适配器的任务是完成在目标系统器件上的布局布线。适配通常都由可编程器件厂商提供的专用软件来完成，这些软件可以单独存在，也可嵌入在集成EDA开发环境中。 适配器最后输出的是各厂商自己定义的下载文件，下载到目标器件后即可实现电路设计。 2010-2-1 EDA技术与DE2实践 * 下载器的任务是把电路设计结果下载到实际器件中，实现硬件设计。下载软件一般由可编程逻辑器件厂商提供，或嵌入到EDA开发平台中。 2010-2-1 EDA技术与DE2实践 * HDL综合器是一种将硬件描述语言转化为硬件电路的重要工具软件，在使用EDA技术实施电路设计中，HDL综合器完成电路化简、算法优化、硬件结构细化等操作。HDL综合器在把可综合的HDL（VHDL或Verilog HDL）转化为硬件电路时，一般要经过两个步骤：第1步，HDL综合器对VHDL或 Verilog HDL进行处理分析，并将其转换成电路结构或模块，这时不考虑实际器件实现，即完全与硬件无关，这个过程是一个通用电路原理图形成的过程：第2步，对实际实现目标器件的结构进行优化，并使之满足各种约束条件，优化关键路径，等等。 2010-2-1 EDA技术与DE2实践 * HDL综合器的输出文件一般是网表文件，是一种用于电路设汁数据交换和交流的工业标准化格式的文件，或是直接用HDL表达的标准格式的网表文件，或是对应FPGA／CPLD器件厂商的网表文件。 HDL综合器是EDA设计流程中的一个独立的设计步骤，它往往被其他EDA环节调用，以便完成整个设计流程。HDL综合器的调用具有前台模式和后台模式两种。用前台模式调用时，可以从计算机的显示器上看到调用窗口界面：用后台模式（也称为控制模式）调用时，不出现图形窗口界面，仅在后台运行。 2010-2-1 EDA技术与DE2实践 * 适配也称为结构综合，适配器的任务是完成在目标系统器件上的布局布线。适配通常都由可