VHDL语言综合问题.docVIP

所有程序的仿真都是采用QuartusII4.1编译的！ library ieee; use ieee.std_logic_1164.all; entity DFF3 is port(clk,d1:in std_logic; q1:out std_logic ); end entity; architecture one of DFF3 is signal a,b:std_logic; begin process(clk) begin if clkevent and clk=1then a=d1; b=a; q1=b; end if; end process; end architecture; 进程中信号赋值的并行性! library ieee; use ieee.std_logic_1164.all; entity test is port(clk,d1:in std_logic; q1:out std_logic ); end entity; architecture one of test is begin process(clk) variable qq:std_logic; begin if clkevent and clk=1 then qq:=d1; 变量的顺序性 end if; q1=qq; end process; end architecture; 与设想的一样！ library ieee; use ieee.std_logic_1164.all; entity test is port(clk,d1:in std_logic; q1:out std_logic ); end entity; architecture one of test is signal qq:std_logic; begin process(clk) --variable qq:std_logic; begin if clkevent and clk=1 then qq=d1;进程中信号赋值的并行性！ end if; q1=qq; 进程中信号赋值的并行性 end process; end architecture; 图与设想的不一样，如果是并行赋值的话，应该再出一个寄存器才对嘛，体现不出来信号赋值的并行性！ 我觉得书上说得进程中信号赋值的并行性有问题，应该是在相同的结构中的信号赋值语句才具有并行性！例如： if clkevent and clk=1then a=d1; b=a; q1=b; end if; 都是在if clkevent and clk=1then后面的赋值语句，“a=d1;b=a;q1=b;”具有相同的地位，才具有并行性。而 process(clk) --variable qq:std_logic; begin if clkevent and clk=1 then qq=d1;进程中信号赋值的并行性！ end if; q1=qq; 进程中信号赋值的并行性 end process; 中的信号d1和qq就没有并行性，应该还是顺序赋值的！包括并行语句中的类似情况例如： A=b;b=c;c=d;最后的综合结果还是将d赋值给a；还是顺序执行的，并行语句的并行性应该是不同信号赋值语句之间的并行性例如：a=b;d=d;f=e;他们都是并行执行的！对于有关联性的赋值语句应该还是顺序性的！ 我觉得上面的问题应该用时序电路和组合电路的关系来解释比较恰当，时序电路是当前输入和当前状态的函数，而组合电路时当前输入的函数，进程中所谓的并行赋值语句应该是时序电路的原因，在同一个时刻，由于时序电路中的不完整条件语句，要有多个信号被同时锁存，所以才会产生信号赋值的并行性，而不是进程中的所有信号都是同时赋值的，进程中的组合电路的信号还是顺序赋值的！ 多驱动源问题：在解决了这个问题，应该就没什么问题了！老师帮我一下！ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity conter1 is port(clk,enable,load,reset:in std_logic; datain:in std_logic_vector(2 downto 0); q:out std_logic_vector(2 downto 0) ); end entity; architecture behv