基于Nios的通用编译码器的设计.PDFVIP

集成电路应用 基于Nios 的通用编译码器的设计 聂 伟,杨晓青 (北京化工大学 信息科学与技术学院 北京 ) , 100029 摘 要:提出了一种基于 的通用编译码器的设计,利用嵌入在 中的 处理器,对 Nios FPGA Nios 多种编译码模块进行控制。详细论述了主要模块的设计和实现方案及整个系统的启动机制。该编译 码器在通信原理教学实验系统中运行良好,体现了它的稳定性及可扩展性。 关键词: 位同步 帧同步 Nios 公司的 是基于 技术的通用嵌入式 源、编码器模块、信道仿真模块、同步提取模块、译码器 Altera Nios RISC 处理器芯片软核,它特别为可编程逻辑进行了优化设 模块、存储器模块、 和键盘模块组成,整个系统在嵌 LCD 计,也为可编程单芯片系统 设计了一套综合解决 入式处理器软核的控制下完成对各种外设的操作,包括 (SOPC) 方案。 采用改进的哈佛存储器结构, 带有分离 设置编译码类型和信码速率、 显示等。 Nios CPU LCD 的数据和程序存储器总线控制,并具备高速缓存、中断 该编译码器可以完成卷积码、 码、 码等多种 CRC RS 处理功能。与其他传统的 相比, 指令系统可通 编译码方案。整个系统可工作在两种模式下: 调试模 CPU Nios (1) 过自定义指令和标准 选项,利用硬件来明显提高 式。这种模式主要应用于系统调试及实验操作。在该模 CPU 系统性能,而这一措施的实现对 中处理器软核非常 式下,信息源为其他模块提供信码,以便调试同步提取 PLD 有利。 开发者可以在速度和面积间选择,增加了 模块、编译码模块以及系统连接 ;信道仿真模块处于正 Nios 设计的灵活性。 常工作状态时,可向传输码元中加入干扰,以检验译码 SOPC 基于 设计的这一款通用编译码器,是将多种编 器是否正常工作。 应用模式。这种模式主要应用于实 Nios (2) 译码模块和微处理器控制部分集成到单片 内部, 际系统。在该模式下,信息源模块只是把用户提供的信 FPGA 大大减少了处理器外围扩展电路数目、提高了系统集成 码传输给编码器,而信道仿真模块并不工作,编码模块 度、降低了外围电路布局走线的复杂度、提高了系统的 及译码模块互不连接,编码后码元在特定的信道中传 抗干扰能力。由于 的可编程性,使系统的扩展和 输,然后再回到译码器。 FPGA 升级更加容易,通过设置不同的技术指标,可以应用到 设计过程中使用的软件平台主要有 QuartusⅡ、 多种通信系统中。 和