一种流水线adc后台数字校准算法的实现-太赫兹科学与电子信息学报.pdfVIP

第 15 卷 第 1 期 太赫兹科学与电子信息学报 Vo1．15，No．1 2017 年 2 月 Journal of Terahertz Science and Electronic Information Technology Feb．，2017 文章编号：2095-4980(2017)01-0120-05 一种流水线 ADC 后台数字校准算法的实现 张文杰 1,2 ，邓 准 1,2 ，谢 亮 1,2* ，金湘亮 1,2 (1.湘潭大学 物理与光电工程学院，湖南 湘潭 411105 ；2.微光电与系统集成湖南省工程实验室，湖南 湘潭 411105) 摘 要 ：介绍了一种改进的流水线模数转换器(ADC) 数字校准算法，该算法使用了一个低速高 精确度的参考 ADC ，同时结合了变步长的最小均方误差(LMS) 滤波器校正流水线 ADC 的误差，从而 提高校准速度和精确度。使用 Verilog HDL 语言设计了这种后台数字校准算法的寄存器传输级(RTL) 电路，同时采取 Simulink 和 Modelsim 联合仿真的方法对电路进行验证。验证结果表明，与固定步 长的校准算法相比，改进的校准算法拥有更快的收敛速度和更高的收敛精确度。 关键词 ：流水线ADC ；数字校准；LMS算法 中图分类号 ：TN492 文献标志码 ：A doi ：10.11805/TKYDA201701.0120 Implementation of digital backstage calibration algorithm for pipeline ADC ZHANG Wenjie 1,2 ，DENG Zhun1,2 ，XIE Liang1,2* ，JIN Xiangliang 1,2 (1.Faculty of Materials，Optoelectronics and Physics，Xiangtan University，Xiangtan Hunan 411105，China； 2.Hunan Engineering Laboratory for Microelectronics，Optoelectronics and System on A Chip，Xiangtan Hunan 411105，China) Abstract：An improved digital backstage calibration algorithm to calibrate high-speed pipeline Analog to Digital Converter(ADC) is introduced. This algorithm combines the slow but accurate ADC as a reference with an adaptive filter based on Least Mean Square(LMS) algorithm to rectify errors of the pipeline ADC, thereby improving the speed and accuracy of the calibration. The Verilog HDL is used to design the Register Transfer Level(RTL) circuit. At the same time, the co-simulation method of Simulink and Modelsim is adopted to verify the circuit. The verification result shows that th