结构建模以及仿真测试.ppt

* 《计算机组成与系统结构》 实验一 运算器设计与仿真 一、实验目的 理解并掌握运算器的基本电路结构及其设计方法，学会使用Verilog HDL对电路进行行为建模、结构建模以及仿真测试。 二、实验内容 利用Verilog HDL设计一个运算器模型，并进行仿真测试。要求该运算器的字长为32位，能够实现加法、减法、逻辑与、逻辑或四种运算，并产生N(结果为负)、Z(结果为零)、V(结果溢出)、C(进位)四个标志位。要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。 三、实验环境 PC机1台、Modelsim仿真软件1套。 四、实验步骤 1、电路结构设计 ALU的电路图 OP1:0 A31:0 B31:0 OP0 OP0 OP1 A31:0 Y31:0 B31:0 A31:0 Y31:0 B31:0 and2*32 or2*32 S S A131:0 A031:0 Y31:0 mux2*32 A131:0 A031:0 Y31:0 mux2*32 零判断 Z S31:0 a31:0 s31:0 b31:0 sub C V s31 N V C OP1:0 00 AND 01 OR 10 ADD 11 SUB a b ci s co 1位全加器逻辑表达式： S= abci+abci+abci+abci=a b ci Co=abci+abci+abci+abci=ab+aci+bci ADD1 a b s ci co ADD1 a b s ci co ADD1 a b s ci co ADD1 a b s ci co co a3:0 b3:0 a0 a1 a3 a2 b0 b1 b3 b2 s0 s1 s3 s2 s3:0 sub 其中：Sub=0,做加法，Sub=1,做减法。 2、建立Verilog模型 参见Modelsim中的相关设计文件。 3、设计测试文件 参见Modelsim中的测试文件。 注意：测试的完备性。 4、将设计文件和测试文件输入Modelsim仿真工具，并进行编译和功能仿真。 5、观测仿真波形图，分析结果是否正确。若有错误，则修改设计文件或测试文件，重新编译和仿真。 五、实验结果 参见Modelsim中的波形图和下表。 3 2 正确或错误？ S=?n=?z=?v=?c=? S=?n=?z=?v=?c=? a=32h4540_2251; b=32hA520_4232; op=2b00 1 仿真结果的正确性 正确结果 仿真结果 输入数据 序号 《计算机组成与系统结构》 实验二 存储器设计与仿真 一、实验目的 理解并掌握寄存器堆的基本电路结构及其设计方法，学会使用Verilog HDL对电路进行行为建模、结构建模以及仿真测试。 二、实验内容 利用Verilog HDL设计一个寄存器堆模型，并进行仿真测试。要求该寄存器堆具有32个32位的寄存器，并具有2个读端口和1个写端口。要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。 三、实验环境 PC机1台、Modelsim仿真软件1套。 四、实验步骤 1、电路结构设计 N14:0 DI31:0 ND4:0 N24:0 WE CLK N14:0 DI31:0 ND4:0 N24:0 WE CLK Q131:0 Q231:0 Q131:0 Q231:0 寄存器堆外框图 d31:0 ce c r0 q31:0 d31:0 c r1 q31:0 d31:0 ce c r2 q31:0 d31:0 ce c r3 q31:0 d31:0 ce c r4 q31:0 d31:0 ce c … q31:0 d31:0 ce c r30 q31:0 d31:0 ce c r31 q31:0 ce a0 a1 a2 a3 a4 e d0 d1 d2 d3 d4 … d30 d31 ND4:0 ND0 ND1 ND2 ND3 ND4 WE CLK CLR N24:0 N14:0 DI31:0 N10 N11 N12 N13 N14 N20 N21 N22 N23 N24 A031:0 A131:0 A231:0 A331:0 A431:0 … A3031:0 A3131:0 Y31:0 Q131:0 A031:0 A131:0 A231:0 A331:0 A431:0 … A3031:0 A3131:0 Y31:0 Q231:0 Mux32*32 Mux32*32 寄存器堆内部结构图 2、建立Verilog模型 参见Modelsim中的相关设计文件。 3、设计测试文件 参见Modelsim中的测试文件。 注意：测试的完备性。 4、将设计文件和测试文件输入Modelsim仿真工具，并进行编译和功能仿真。 5、观测仿真波形图，分析结果是否正确。