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第五章VDHL程序设计介绍 1 硬件描述语言 （HDL ）是用来描述硬件电路的功能、信号连接关系及时 序关系的语言，也是一种用形式化方法来描述数字电路和设计数字系 统的语言。常用的硬件描述语言有ABEL、AHDL、VHDL、Verilog HDL、 System-Verilog和System C等等。 VHDL Very high speed integrated circuit Hardware Description Language •1.超高速集成电路 （VHSIC ）硬件描述 美国国防部在80年代初研究VHSIC计划时组织开发的，并成功用于 军方的设计项目. 2.IEEE 标准: IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) 由于当时工业界的迫切需要，IEEE标准化委员会于1987年将其确 定为标准硬件描述语言，1993年，又对此标准作了进一步修定. 2 3. VHDL语言特点 （1 ）行为描述能力强 描述简单、方便 （2 ）丰富的仿真语句和函数库 可在高层次上进行仿真模拟 （3）支持大规模设计和分解已有设计的再利用功能 实体、程序包、设计库等是并行工作和设计分解的基础 （4 ）EDA工具支持它的综合、仿真和优化 系统级、算法级、RTL级、逻辑级、开关级等 （5 ）对设计描述具有相对独立性 与具体的工艺技术和硬件结构无关 （6 ）良好的可扩展性 可轻易改变设计的规模和结构 3 4. 综合 综合是进行可编程逻辑器件设计的一个很重要的步骤。 设计过程中的每一步都可称为一个综合环节。 (1) 从自然语言转换到VHDL语言算法表示，即自然语言综合； (2) 从算法表示转换到寄存器传输级 (Register Transport Level －－RTL)，即从行为域到结构域的综合，即行为综合； (3) 从RTL级表示转换到逻辑门 (包括触发器)的表示，即逻辑综合； (4) 从逻辑门表示转换到版图表示 (ASIC设计)，或转换到FPGA的配 置网表文件，可称为版图综合或结构综合。有了版图信息就可以把芯 片生产出来了。有了对应的配置文件，就可以使对应的FPGA变成具有 专门功能的电路器件。 常用的HDL综合器有三种：Synopsys公司的FPGA Compiler、DC- FPGA综合器；Synplicity公司的Synplify Pro综合器；Mentor子 公司Exemplar Logic的LeonardoSpectrum综合器。 4 编译器和综合器功能比较 CPU指令/数据代码： CC、、ASM...ASM... 软件程序编译器 010010 100010 1100 程序程序 COMPILER （a ）软件语言设计目标流程 硬件描述语言 HDLHDL程序程序 综合器 SYNTHESIZER 为A