vhdl四位流水线乘法器.docVIP

实验二 四位流水线乘法器 实验目的 1．了解四位并行乘法器的原理。 2．了解四位并行乘法器的设计思想和流水线的实现方法。 3．掌握用VHDL 语言实现基本二进制运算的方法。 实验内容与要求 通过开关和键盘输入两组4BIT的二进制数据，按照二进制加法器原理进行加和，求出和及进位，并通过LED显示灯输出显示，完成编译、综合、适配、仿真、实验箱上的硬件测试。 三、实验原理 流水线结构的并行乘法器的最大有点就是速度快，尤其实在连续输入的乘法器中，可以达到近乎单周期的运算速度。 流水线乘法器是组合逻辑电路实现无符号数乘法的方法上发展而来的。其关键是在组合逻辑电路的基础上插入寄存器。 假如有被乘数A 和乘数B，首先用A 与B 的最低位相乘得到S1，然后再把A 左移1 位与B 的第2 位相乘得到S2，再将A 左移3 位与B 的第三位相乘得到S3，依此类推，直到把B 的所有位都乘完为止，然后再把乘得的结果S1、S2、S3……相加即得到相乘的结果。 需要注意的是，具体实现乘法器是，并不是真正的去乘，而是利用简单的判断去实现，举个简单的例子。假如A 左移n 位后与B 的第n 位相乘， 如果B 的这位为‘1’， 那么相乘的中间结果就是A 左移n 位后的结果，否则如果B 的这位为‘0’，那么就直接让相乘的中间结果为0 即可。带B 的所有位相乘结束后，把所有的中间结果相加即得到A 与B 相乘的结果。在此基础上插入寄存器即可实现流水线乘法器。 四、实验平台 （1）硬件：计算机、GX-SOC/SOPC-DEV-LAB CycloneII EP2C35F672C8核心板 （2）软件：Quartus II软件 五、引脚分配 芯片引脚 设计端口 开发平台 PIN_P25 CLK PIN_E25 AIN[0] F1 PIN_F24，F23 AIN[1]，[2] F1 PIN_J21 AIN[3] F1 PIN_J20 BIN[0] F2 PIN_F25，F26 BIN[1]，[2] F2 PIN_N18 BIN[3] F2 PIN_AC10 DATAOUT[0] LED0 PIN_W11，W12 DATAOUT[1]，[2] LED1，2 PIN_AE8 DATAOUT[3] LED3 PIN_AF8 DATAOUT[4] LED4 PIN_AE7 DATAOUT[5] LED5 PIN_AF7 DATAOUT[6] LED6 PIN_AA11 DATAOUT[7] LED7 PIN_AE21 BCD[0] 数码管DP4B PIN_AB20 BCD[1] PIN_AC20 BCD[2] PIN_AF20 BCD[3] PIN_AE20 BCD[4] 数码管DP5B PIN_AD19 BCD[5] PIN_AC19 BCD[6] PIN_AA17 BCD[7] PIN_AA18 BCD[8] 数码管DP6B PIN_W17 BCD[9] PIN_V17 BCD[10] PIN_AB18 BCD[11] 六、仿真截图 七、硬件实现 八、程序代码 1---clkgen.vhd library IEEE;-- 1HZ use IEEE.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity clkgen is port ( CLK : in std_logic; CLK1HZ: out std_logic ); end entity; architecture clk_arch of clkgen is signal COUNT : integer range 0 to --50MHZ --1hz begin -- 50M/1 PROCESS(CLK) BEGIN if clkevent and clk=1 then IF COUNT=then COUNT=0; ELSE COUNT=COUNT+1; END IF; END IF;