面向h264视频编码和sdrsdram的存储控制后端设计.pdf

SDRC_lite Beta2.1 SPEC specification main Fudan University 08300720451 梁晨 面向H.264 视频编码和SDR SDRAM 的存储控制后端设计 1. 系统概述 这份设计概要描述的是底层SDR SDRAM 控制器，它相当于存储控制器的后端。在连接H.264 视频编码 系统前，还需要连接存储控制器的前端。存储控制器的前端，主要包括：地址映射、请求仲裁、数据 FIFO 和指令FIFO，是一个跨时钟域的单元。存储控制器的后端，主要控制SDRAM 的刷新与读写操作，工作频率 与SDRAM 操作频率相同。 优秀的存储控制后端，可以减小读写延时，提高SDRAM 系统中固有硬件带宽的有效利用率。 1.1 H.264 视频编码与SDR SDRAM 的存储控制后端 H.264 编码应用与SDRAM 存储系统的整 框图如下： 1.2 SDRC_lite 存储控制后端的基本特点 简化的系统读写接口；全自动的SDRAM 初始化、SDRAM 刷新控制；操作时序符合PC100 标准和工业界 实施标准。基于类Close Page Policy 的操作原理，能稳定地保持低读写延时、高带宽利用率。 可动态调整的Burst Length，每次发起读写时，都可以设置 Burst Length 为4、8、12、16 中的 任意值。 将数据位宽、地址位宽、SDRAM 器件的时序参数作为源代码中的parameter，轻松适应不同的系统设 置以及各厂商各型号的SDR SDRAM 芯片。 1 SDRC_lite Beta2.1 SPEC specification main Fudan University 08300720451 梁晨 1.3 存储控制后端顶层功能框图： 1.4 存储控制后端顶层信号说明： (此处以容量为64Mbit、位宽为16 位的SDR SDRAM 为例) Signal Name Direction Description (Interface to SDR SDRAM) sdr_clk Output SDRAM clock sdr_cke Output SDRAM clock enable sdr_cs_n Output SDRAM chip select sdr_ras_n Output SDRAM row address strobe sdr_cas_n Output SDRAM column address strobe sdr_we_n Output SDRAM write enable sdr_dqm[1:0] Output SDRAM input/output mask sdr_ba[1:0] Output SDRAM bank address inputs 2 SDRC_lite Beta2.1 SPEC specification main Fudan University 08300720451 梁晨 sdr_addr[11:0] Output SDRAM address inputs sdr_dq[15:0] I/O SDRAM data input/output (Interface to Memory Controller Front-end) mcb_clk Input MCB clock mcb_rst_n Input MCB asynchronous reset