ξ一种基于skew2tolerantdomino的新型高速加法器.pdfVIP

( ) 第 44 卷 　第 1 期 复 旦 学 报 自然科学版 　 Vo1. 44 , 　No. 1 2005 年 2 月 Journal of Fudan University (Natural Science) 　 Feb. , 　2005 　 ( ) 　　文章编号 2005 　 　 　 一种基于 Ske wtolerant Domino 的新型高速加法器 张　亮 , 陈祺欣 , 鲁则瑜 , 程君侠 (复旦大学 专用集成电路与系统国家重点实验室 , 上海 200433) 摘 　要 : 提出了一种新型的基于 Skewtolerant Domino 电路的高速加法器结构,与传统的加法器电路比较 ,该电路 可以有效地克服时钟倾斜影响 ,提高时钟利用效率 ,降低功耗 ,可以广泛运用在高性能处理器中. 关键词 : 半导体技术 ; Domino 电路; 时钟倾斜 ; 高速加法器 中图分类号: TN 492 　　　　文献标识码 : A 在现代微处理器和 DSP 设计中 ,高速加法器单元的设计1 是一个关键的组成部分 ,加法器性能的优 劣在很大的程度上往往决定了处理器的性能. 在以往的设计中 ,主要是通过改进加法器的进位链结构来 提高加法器的速度 ,这方面的研究已经非常成熟2 . 本文从电路级设计入手 ,通过引入新的电路设计使得 加法器在性能上有显著提高. 2 在传统设计中多采用基于双相时钟的 Domino 电路 进行设计 ,其优点是速度比较快 ,时序比较简单. 近年来 ,基于 Skewtolerant Domino 3 ,4 电路的设计成为高速电路设计的一个新的发展方向,与传统的 Domi no 电路比较,可以有效地减少时钟倾斜对电路的影响 , 降低电路的功耗 ,是一种理想的电路设计方法. 本 文主要介绍了基于该设计方法的高速 32 位加法器设计 ,主要通过引入四相交迭时钟 ,使得电路在时序分 配中有一个过渡区 ,从而降低了电路对时钟倾斜的敏感 ; 同时过渡区间的存在使相邻两级的电路无需额外 锁存器对中间结果进行保存 ,从而降低了电路规模 ,也从另一方面降低了电路功耗. 1 　Skewtolerant Domino 电路 2 在传统的 Domino 电路 设计中 ,往往采用双时钟的电路结构 ,将电路分成 2 个部分 ,这 2 部分电路分 ( ) 别采用时钟高电平和低电平作为有效计算时间 Evaluation Time . 在这种设计中 ,2 部分电路之间需要有 锁存器来保存电路的中间计算结果. 这种电路的时序结构如图 1 所示. 对于传统的 Domino 电路来说,在整个时钟 周期内实际利用的时间只是这个周期的一部 分. 同时可以看到 , 由于把电路分成了 2 个部 分 ,所以设计时必须很仔细地平衡这 2 部分电 路的延时. 但是实际上在很多情况下 ,对于某 级流水线来说可能其逻辑比较简单 , 因此该级 的逻辑门延时比较小;而对于某级流水线来说 , 由于逻辑比较复杂,在该条逻辑通路上延时比 较大 ,因而时钟资源比较紧张 ,甚至无法在一级 图 1