Stratix IV 器件中的收发器时钟.PDF

2. Stratix IV 器件中的收发器时钟 December 2011 SIV52002-3.3 SIV52002-3.3 ® 本章节提供关于 Stratix IV 收发器时钟体系结构的详细信息。在本章节中，术语 “Stratix IV 器件 ” 包括 Stratix IV GX 和 GT 器件。同样的，术语 “Stratix IV 收发器 ” 包括 Stratix IV GX 和 GT 收发器。 时钟体系结构章节分成了三个主要部分： ■ “输入参考时钟” 第 2–2页—介绍了怎样提供参考时钟到时钟乘法器单元(CMU)/ 辅助发送锁相环 (ATX PLL) 来生成收发器操作所需要的时钟。 ■ “收发器通道数据通路时钟” 第 2–20页—介绍了对于收发器模块内部的时钟体 系结构。 ■ “FPGA内核逻辑收发器接口时钟” 第 2–51页—介绍了当将收发器与FPGA内核逻 辑连接的时的可用的时钟选项。 本章节的其它部分包括： ■ “FPGA 内核逻辑 PLL- 收发器 PLL 级联” 第 2–9 页 ■ “ 使用 CMU/ATX PLL 为 FPGA 内核逻辑中的用户逻辑提供时钟 ” 第 2–74 页 ■ “ 配置示例 ” 第 2–75 页 图 2–1 显示了时钟体系结构的概览。 图 2–1. 时钟体系结构概述 Transceivers Input Reference Clocks CMU/ATX PLL or CDR FPGA Fabric FPGA Fabric-Transciever Interface Clocks Transceiver Channels Transceiver Channel Datapath Clocks © 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and re