手把手教你学CPLD、FPGA设计(十四)——时序逻辑电路的设计实验.pdfVIP

· 工程师笔记 · 手把手教你学 CPLD、FPGA设计(十四) 时序逻辑电路的设计实验 周兴华 时序逻辑 电路的输出是与时序 (时 一 个 REG4的新项 目，输入 以下的源代码 值 ) 钟 )是有关联的，前面介绍的触发器就是 并保存为 REG4．V。 elseQ=D： ／／Q输出 一 种最简单 的时序逻辑电路。 moduleREG4(CLRB，CLK，DQ)：／／模 D的值 (非阻塞赋值 ) 1．寄存器 块声 明及输入输 出端 口列表 end ／／ 具有将二进制数据寄存起来功能的 inputCLRB，CLK； ／／定 begin— end块结束 数字电路称为寄存器。寄存器主要是由具 义输入端 口 endmodule ／／模 有记忆功能的触发器组合起来构成 的。 input3【：0】D： ／／定义输 块结束 1)．寄存器简介 图 1为4位寄存器 入端 口 源代码输入完成后，我们将器件选择 电路框图，4位数据输入 端为 DO～D3； output3【：0】Q： ／／定 为EPM7128SLC84—15。引脚分配需要参 CLR为清零端，低 电平有效：CLK为时钟 义输出端 口 考 MCUCPLDDEMO试验板的电路原 端 ，上升沿触发 ：输出端为Q0～Q3。图2 reg3【：0】Q： ／／定 理 ，这里的引脚分配见表 2。器件编译通过 为 由D触发器构成 的4位寄存器 内部逻 义 Q为寄存器类型的4位变量 后 ，可进行仿真 ，仿真终止时 间 (End 辑 电路。4位寄存器真值表如表 1所示。 ∥每 当CLK产生上升沿或 CLRB产 Time)设为 100us，输入数据信号(D)每 生下降沿 时 ，执行一遍 begin 2)．寄存器的设计 在 D盘中先建立 — end块 内的 5Lls增加 1，时钟信号 (CLK)半周期设为 一 个文件名为 REG4的文件夹 ，然后建立 语句 2us，复位信号 (CLRB)前 5uS为低 电 always@ (posedgeCLKornegedge 平 ，之后为高电平。图3为4位寄存器在 CLRB) Quartusll集成开发软件中的仿真波形。 begin 接下来进行 ．pof至 jed的文件转换 ，最 DO Q0 D l U l