数字逻辑设计基础(何建新)第13章.ppt

状态机的优势： 图13-15 算术逻辑单元时序仿真波形图 2.累加器模块（ACC）的VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity acc is port(data_in:in std_logic_vector(7 downto 0); --数据输入 ai:in std_logic; --累加器a的输入命令信号ai ao:in std_logic; --累加器a的输出控制信号ao clk:in std_logic; --时钟频率输入 data_out:out std_logic_vector(7 downto 0) ); --累加器数据输出 end acc; architecture a of acc is signal regq:std_logic_vector(7 downto 0); begin process(clk,ai,ao) begin if (clkevent and clk=1) then if (ai=0) then regq=data_in; end if; end if; end process; data_out=regq when ao=0 e