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基于65nm工艺SOC物理设计中关键技术探究 　　摘 要：随工艺的演进，集成电路发展已经进入超深亚微米阶段，芯片的成本、性能、功耗、信号完整性等问题将成为制约SOC芯片设计的关键问题。文章基于65GP工艺的实际项目模块级物理设计，在现超深亚微米下，对芯片的低功耗、congestion、信号完整性等后端物理设计等关键问题进行了细致研究，并提出了一些新方法和新思想，从而提高了signoff的交付质量，完成了tapeout要求。 关键字：65GP；低功耗；拥塞；信号完整性；签核 中图分类号：TP368.11 文献标识码：A 文章编号：2095-1302（2013）08-0059-05 0 引 言 数字集成电路随集成度的提高需求，已经发展成为片上系统（System On Chip，SOC），后端物理设计一直以来都是依赖于EDA工具来实现的，在0.18μm工艺节点前，一般依靠EDA流程，工具会帮我们解决大部分的后端设计问题，需要人工干预的比较少，但是进入深亚微米，甚至超深亚微米阶段，后端物理设计如果单纯地依靠EDA工具显然不能解决所有问题，特别是当今时代电子产品竞争激烈，对芯片的性能、功耗、成本等提出了更高的要求。如何才能做出一个有竞争力的SOC芯片，如何适应新工艺的要求，已经成为后端物理设计工程师需要思考的新问题，本文基于65GP（65nm General purpose plus）工艺的实际项目模块级物理设计，在现超深亚微米下，针对低功耗、congestion、信号完整性等后端物理设计的关键问题做细致研究，提出了一些新方法和新思想。 1 低功耗设计理论研究 随着工艺特征尺寸的缩小以及复杂度的提高，IC设计面临了很多挑战：速度越来越高，面积不断增大，噪声现象更加严重等。其中，功耗问题尤为突出，工艺进入130 nm以下节点后，单位面积上的功耗密度急剧上升，已经达到封装、散热以及底层设备所能支持的极限。随着工艺进一步达到90nm以下，漏电流呈指数级增加。在65 nm设计中，漏电流已经和动态电流一样大，曾经可以忽略的静态功耗成为功耗的主要部分。功耗已成为继传统二维要素（速度、面积）之后的第三维要素。另外，目前飞速发展的手持电子设备市场，为了增强自身产品的竞争力，也对低功耗提出了越来越高的要求；其次散热问题、可靠性问题也要求IC的功耗越小越好；最后全球都在倡导绿色环保科技理念，保护环境，节约能源。这些都要求IC设计时必须采用低功耗技术，以有效应对这些挑战。 0.18μm及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。减小负载电容，就必须在设计上下功夫，减少电路规模。减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。至于电压，由于0.18μm及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。一般说来，在0.18μm工艺下设计电路，主要有以下几种对低功耗设计的考虑。 图1给出了影响芯片功耗的因素。由图1可见，通常影响芯片功耗的因素有电压、漏电流、工作频率、有效电容等。一般可以通过降低工作电压、减少翻转负载以及降低电路翻转率等来降低动态功耗；并通过减少工作电压以及减少漏电流来降低静态功耗。当前，业界采用了各种方法来降低芯片的动态功耗和静态功耗。传统的低功耗技术有时钟关断（Clock-Gating）、多域值电压（Multi-threshold libraries）等；较新的技术有多电压（Multi-Voltage）、电源关断（MTCMOS Power Gating）、带状态保持功能的电源关断（Power Gating with State Retention）、动态电压频率调整（Dynamic Voltage and Frequency Scaling）。 2 低功耗设计方法 2.1 电路优化（Gate-level Optimization） 在设计实现过程中，自动化的综合和布局布线工具可以根据电路的时序特征，来综合优化每条路径中用到的所有标准单元的时序、面积以及功耗。由于输出电容减小，可以减小动态功耗；同时，由于标准单元功耗较小，根据负载将非关键路径中的标准单元切换到具有较小驱动能力的单元MOS管和电容变小，静态漏电流也同时减小。除了变化驱动能力之外，还可以通过优化电路中的逻辑单元、移动单元物理位置等方法来达到降低功耗的目的[1]。 2.2 多域值电压库 （Multi-Threshold） 图2所示是漏电流、单元速度与阈值电压三者之间的关系。一般情况下，高域值电压的标准