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FPGA跨时钟域亚稳态探究【摘要】在FPGA电路设计中，一个系统可能包含了很多跨时钟域的时钟信号，当其目标域时钟与源域时钟不同时，如何在这些不同域之间传递数据成为了一个重要问题。特别是在中心模块与外围电路芯片的通信设计中，容易导致亚稳态的跨时钟域就不可避免。针对FPGA设计中的亚稳态问题，本文给出了一系列行之有效的解决方法，很好地抑制亚稳态，提高系统可靠性。 【关键词】亚稳态；建立时间；保持时间；异步FIFO；握手协议 1.引言 在FPGA同步时序电路设计中，即所有时钟寄存器的时钟共享一个时钟，可以有效地消除亚稳态。然而，许多实际应用要求在同一个可编程逻辑器件内采用多个时钟，且核心模块与外设的通信设计也涉及跨时钟域的数据传递。跨时钟的异步时序电路含有的多个时钟源，它们存在频率和相位的差异，当它们用作寄存器的输入时钟时，就可能违背建立时间和保持时间的要求，出现亚稳态[1-5]。亚稳态问题是跨时钟域异步数据传输过程面临的主要问题。 在FPGA设计中，每种触发器都有时序要求。“建立时间”（Setup time）是指在时钟沿到来之前，触发器输入信号必须保持稳定的时间。“保持时间”（Hold time）则是指在时钟沿之后，信号必须保持稳定的时间。这些指标通常比较保守，以应对不同的PVT（工艺、电压、温度）环境下时序各有差异的情况。如果一个设计满足了这些时序要求，则触发