数字电子技术基础课件作者沈任元第5章节_时序逻辑电路.ppt

解：由于在异步时序逻辑电路中，没有统一的时钟脉冲，因此，分析时必须写出时钟方程。 （1）时钟方程： （时钟脉冲源的上升沿触发。） （当FF0的Q0由0→1时，Q1才可能改变状态，否则Q1将保持原状态不变。） 输出方程： 驱动方程： （2）将各驱动方程代入D触发器的特性方程，得各触发器的 次态方程： （CP由0→1时此式有效） （Q0由0→1时此式有效） （3）作状态转换表、状态图、时序图 （4）逻辑功能分析 由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。 电路的时序图 74HC163 (手册P80) 例 用74HC160组成48进制计数器。 5．组成分频器 6．组成序列信号发生器 例 试用计数器74HC161和数据选择器设计一列发生器。 7．组成脉冲分配器 计数器74HC161和译码器 74HC138组成的脉冲分配器 应用一：游戏机操作手柄电路中的移位寄存器 应用二：倒计数器 应用三: 延时报警器 （5）计数器容量的扩展 异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。 在此种接线方式中，只要片0的各位输出都为1，片1可以接收到进位信号进行计数。当片1的各位输出都为1，一旦片0的各位输出都为1，片2才可以接收进位信号进行计数。 同步3位二进制可逆计数器逻辑电路图 1）4位集成二进制同步加法计数器74HC161/163 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CTT=CTP=1时，按照4位自然二进制码进行同步二进制计数。 ④CR=LD=1且CTT·CTP=0时，计数器状态保持不变。 （4）集成二进制同步计数器 74HC161引脚图和逻辑功能示意图 74HC163的引脚排列和74HC161相同，不同之处是74HC163采用同步清零方式。 同步清零 2)双4位集成二进制同步加法计数器CD4520 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。 ③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。 ④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。 CD4520引脚图和逻辑功能示意图 3)4位集成二进制同步可逆计数器74HC191 U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。 74HC191引脚图和逻辑功能示意图 4) 4位集成二进制同步可逆计数器74HC193 CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3并行数据输入端；Q0～Q3计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74HC193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。 74HC13引脚图和逻辑功能示意图 3位二进制异步加法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 输出方程： 2.二进制异步计数器 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次， FF1在Q0由1变0时翻转， FF2在Q1由1变0时翻转。 3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。 驱动方程： 电路图 3位二进制异步减法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次， FF1在Q0由0变1时翻转， FF2在Q1由0变1时翻转。 3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。 驱动方程： 电路图 二进制异步计