数字电子技术课件作者高建新第5章节时序逻辑电路.ppt

5.3 同步时序逻辑电路设计 时序逻辑电路设计是根据给定的实际问题的要求，用一定的方法求得一个相对比较简单的逻辑电路，该电路能够满足问题的要求。 5．3．1 同步时序逻辑电路的设计步骤 （1）首先根据设计要求，分析给定的实际问题的逻辑关系，确定输入变量、输出变量有几个。电路的原始状态有哪些。按照题意列出电路的状态转换表或画出电路的状态转换图。 （2）将原始状态图化简。原始状态图通常不是最简的，往往可以消去一些多余状态。原始状态化简就是消去多余状态的过程。 （4）选择触发器的类型。触发器的类型选得合适，可以简化电路结构。 （5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的状态方程、输出方程和驱动方程。 （6）根据输出方程和驱动方程画出设计的时序逻辑电路图。 （7）检查电路能否自启动。 （3）状态编码，又称状态分配。根据状态数M确定触发器的数目N。N个触发器共有2N种状态组合，所以必须取： 2N-1＜M≤2N 给每个电路状态规定一组对应二进制代码，称为状态编码。 例5-9 设计一个同步五进制加法计数器 解： （1）根据设计要求设定状态，画出状态转换图。因为是五进制计数器，所以有5个不同的状态，分别用S0、S1、…、S4表示。在计数脉冲CP作用下，五个状态循环出现，在状态为S4时，进位输出CO=1。状态转换图如图5-40所示。 5．3．2 同步时序逻辑电路设计举例 2．集成十进制计数器74LS160和74LS162 增加了三个辅助输入控制端ET、EP、 。 1）异步清零：当 时，不管其他输入端的状态如何，不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝0000），称为异步清零。 2）同步并行预置数：当 时，在输入时钟脉冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数器的输出端，即Q3Q2QlQ0＝d3d2d1d0。由于这个操作要与CP上升沿同步，所以称为同步预置数。 4）保持功能：当 ，且 ，即两个使能端中有0时，则计数器保持原来的状态不变。这时，如EP＝0、ET＝1，则进位输出信号CO保持不变；如ET＝0则不管EP状态如何，进位输出信号CO为低电平0。 3）计数功能：当 时，在CP端输入计数脉冲，计数器进行二进制加法计数。 同样是4位二进制同步加法计数器的74LS162与74LS160的引脚排列完全相同，逻辑功能方面只有一点不同，集成4位同步十进制计数器74LS162为同步置0，这就是说，在同步置0控制端 为低电平0时，计数器并不能被立即置0，还需再输人一个计数脉冲CP才能被置0； 74LS162 74LS160 4位二进制同步加法计数器 引脚排列完全相同 区别 74LS162为同步置0，即在同步置0控制端 为低电平0时，计数器并不能被立即置0，还需再输入一个计数脉冲CP才能被置0。 74LS160为异步置0，即置0控制端 为低电平0时，计数器立即被置0。 相同 3．集成十进制同步可逆计数器74LS190 是级联时级间串行计数使能端； 是进位借位信号输出端； 是并行数据输人端； 是计数状态输出端； 为加减计数控制端； 为异步置数控制端； 是使能端； 5．2．4 任意进制计数器 1．集成二-五-十进制计数器74LS290 二进制计数器的时钟脉冲输入端为CP1，输出端为Q0；五进制计数器的时钟脉冲输入端为CP2，输出端为Q1、Q2、Q3。如果将Q0与CP2相连，CP1作时钟脉冲输入端，Q0～Q3作输出端，则为8421BCD码十进制计数器。 它包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。 1） 异步清零：当置0输入端 ，且置位输入 时，不论有无时钟脉冲CP，计数器输出将被直接置零。 2） 异步置9：当置9输入端 时，无论其他输入端状态如何，计数器输出将被直接置9（即Q3Q2QlQ0＝1001）。 3） 计数功能：当 ，且 时，在计数脉冲（下降沿）作用下，进行二—五—十进制加法计数。 2．用集成计数器实现任意进制计数器 集成计数器产品多数是二进制和十进制计数器，如果需要其他进制的计数器，可用现有的二进制或十进制计数器，利用其清零端或预置数端，外加适当的门电路连接构成任意进制计数器。如果手边有M进制的集成计数器，要构成N进制的计数器，当MN时用一片M进制的计数器就可以实现；当MN时则需要多片M进制的计数器下面分别介绍实现的方法。 例5-3 用74LS161和与非门构成五进制加法计数器。 解：五进制计数器有5个循