数字电子技术课件作者卢庆林第五章节.ppt

第五章 时序逻辑电路 第一节 时序逻辑电路的分析方法 第二节 寄存器 第三节 计数器 本章小结 本章小结 1）在时序逻辑电路中，任意时刻电路的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说电路的输出信号还与以前的输入有关。这是时序逻辑电路功能上的特点。 2）时序逻辑电路往往包含组合电路和存储电路两部分，存储电路输出的状态必须反馈到输入端，与输人信号一起共同决定时序电路的输出。这是时序逻辑电路结构上的特点。 3）由于类型繁多，变化复杂，因此必须掌握时序逻辑电路的一般分析方法，用状态方程、状态图、状态表、时序图和卡诺图等方法来描述。 在本章介绍了寄存器、计数器、顺序脉冲发生器等常见时序逻辑电路，对其工作原理会分析，对常用的集成时序逻辑电路会充分利用。 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 状态图 功能描述： 由状态图可知，该电路是一个同步十进制加法计数器 状态图 ２.同步十进制减法计数器 同步十进制可逆计数器 集成同步十进制计数器 集成同步十进制加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是同步十进制加法计数器，而74161和74163是4位同步二进制（16进制）加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。 74190是单时钟集成同步十进制可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 74192是双时钟集成同步十进制可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。 把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得同步十进制可逆计数器。 ３.异步十进制加法计数器 状态图 集成异步十进制计数器74LS90 四、N进制计数器 1.用同步清零端或置数端归零构成N进置计数器 2.用异步清零端或置数端归零构成N进置计数器 （1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 （1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。 用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。 （3）画连线图。 SN-1＝S12-1＝S11＝1011 （2）求归零逻辑。 例 D0～D3可随意处理 D0～D3必须都接0 用74LS197来构成一个十二进制计数器。 （1）写出状态SN的二进制代码。 （3）画连线图。 SN＝S12＝1100 （2）求归零逻辑。 例 D0～D3可随意处理 D0～D3必须都接0 用74LS161来构成一个十二进制计数器。 SN＝S12＝1100 例 D0～D3可随意处理 D0～D3必须都接0 SN-1＝S11＝1011 3.提高归零可靠性的方法 4.计数器容量的扩展 异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。 100进制计数器 60进制计数器 64进制计数器 同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种:级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种:级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。 12位二进制计数器（慢速计数方式） 12位二进制计数器（快速计数方式） 在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。 5.计数