数字电子技术基础课件作者陈文楷主编第-9第九章节可编程器件.ppt

第九章 存储器和可编程器件 图 9-1.PLDs 图 9-2可编程与门阵列内部电路的简单表示 图9-3 可编程与门阵列内部电路 （b）编程后结构；（a）编程前结构 图 9-4.PAL电路结构图 图9-5.PLA电路结构图 图9-6. PAL的方框图 图9-7.PLD—输出组合逻辑电路 图9-7.PLD—输出组合逻辑电路 图9-7.PLD—输出组合逻辑电路 图9-8 GAL方框图 图9-9 GAL22V10逻辑结构图 图9-10 GAL22V10 OLMC的逻辑电路图 图9-11.（a）OLMC寄存器输出模式，低电平输出 图9-11（b）寄存器输出模式，高电平输出 图9-11.（c）组合逻辑输出模式，低电平输出（d）组合逻辑输出模式，高电平输出 图9-12 （a）OLMCs作为输出电路 图9-12 （b）OLMCs作为输入电路 GAL16V8 方框图 图9-13. GAL16V8的结构方框图 图9-14. GAL16V8阵列图 图9-14. GAL16V8阵列图 图9-15 GAL16V8的OLMC结构图 图9-16 GAL16V8中OLMC的5种工作模式（a）OLMC的寄存器模式： 图9-16 GAL16V8中OLMC的5种工作模式 （b）OLMC的寄存器模式组合I/O ： 图9-16 GAL16V8中OLMC的5种工作模式（c）OLMC的专用输出模式 图9-16 GAL16V8中OLMC的5种工作模式 （d） OLMC的专用输入模式 图9-16. GAL16V8中OLMC的5种工作模式 （e）OLMC的反馈组合I/O模式： 图9-17. GAL16V8实现例9.1组合逻辑函数的引脚分配 图9-18. GAL16V8实现例9.2组合逻辑函数 图9-19阵列扩展型CPLD结构框图的基本结构 表9-1.典型的CPLD/FPGA器件特性表 MAX7000系列型号说明 表9-2. EPM7128SLC84 CPLD的引脚分布 图9-22阵列扩展型CPLD的输出宏单元和隐埋宏单元 图9-22阵列扩展型CPLD的输出宏单元和隐埋宏单元 表9-3. OE、MUX1和I/OC组态关系 图9-24.一种典型CPLD器件的I/O单元结构框图 图9-25门阵列（GA）的基本结构 表9-6 2位等值比较器的真值表 图9-26. SRAM存储单元 图9.-27. SRAM存储单元 图9-28 FLEX 10K芯片的结构框图 图9-29 LAB内部结构 图9-30. LE内部结构图 图9-31.进位链结构图 图9-32.级联链结构图 表9-7 OLMC 19 0 4 8 12 16 20 24 28 31 OLMC 18 OLMC 17 OLMC 16 OLMC 15 OLMC 14 OLMC 13 OLMC 12 19 16 17 18 15 14 13 12 11 1 2 3 4 5 6 7 8 9 OE 0 256 512 768 1024 1280 1536 1792 2016 A1 B1 A2 （I） B2 A3 B3 A4 B4 （I） × （I/O） （Y4） （Y3） （Y2） （Y1） （I/O） （I/O） × × × × × × × × × × × × 512 1011 1111 1111 1111 1111 1111 1111 1111 1111 1011 1111 1111 1111 1111 1111 1111 768 ┇ 1111 1111 1011 1011 1111 1111 1111 1111 1111 1111 1111 1111 1111 1111 1111 1111 1024 ┇ 1111 1111 1111 1111 1011 0111 1111 1111 1111 1111 1111 1111 0111 1011 1111 1111 1280 ┇ 1111 1111 1111 1111 1