32位双重快速跳跃进位链六级流水线加法器Verilog的实现.docVIP

32位双重快速跳跃进位链六级流水线加法器Verilog的实现 DLUT-SOFTWARE-0819 Mr Xie 2011/6/28 `timescale 1ns / 1ps //定义时间单位为1ns,时间精度为1ps ////////////////////////////////////////////////////////////////////////////////// //模块名: fullAdder32 //端口说明: clk: 输入的时钟 A：输入的32加数 B：输入的32位被加数 Cin：输入的最低位进位 Cout：输出的最高位进位 Sum：两个数相加的和 //目标器件: Veritex4系列的XC4VSX35 //工具版本: Xilinx-ISE10.1、ISE Simulator(VHDL/Verilog)、Synplify Pro9.6.2 //依懒关系: 不依懒于其它模块 //创建日期: 08:43:38 06/21/2011 //创建人： ////////////////////////////////////////////////////////////////////////////////// module fullAdder32(clk,A,B,Cin,Cout,Sum); input clk; //声明clk为1位的线网型输入变量 input [31:0] A; //声明A为32位的线网型输入变量 input [31:0] B; //声明B为32位的线网型输入变量， input Cin; //声明Cin为1位的线网型输入变量 output Cout; //声明Cout为1位的线网型输出变量 output [31:0] Sum; //声明Sum为32位的线网型输出变量 reg [31:0] Sum; //对Sum进行重新声明为寄存器型 reg Cout; //对Cout进行重新声明为寄存器型 reg [30:0] C; //每一位相加时产生的进位 reg [30:0]tmpC1, tmpC2, tmpC3; //临时变量，对进位作一个暂存 reg [31:0]d; //小组的本地进位 reg [31:0]tmpd1, tmpd2, tmpd3;//临时变量，对本地进位作一个暂存 reg [31:0]t; //小组的传递进位 reg [31:0]tmpt1, tmpt2, tmpt3;//临时变量，对传递进位作一个暂存 reg [8:1]D; //大组的本地进位 reg [8:1]tmpD1; //临时变量，对大组的本地进位作一个暂存 reg [8:1]T; //大组的传递进位 reg [8:1]tmpT1; //临时变量，对大组的传递进位作一个暂存 reg [31:0]tmpA1, tmpA2, tmpA3, tmpA4, tmpA5;//对输入变量A作暂存 reg [31:0]tmpB1, tmpB2, tmpB3, tmpB4, tmpB5; //对输入变量B作暂存 reg tmpCin1, tmpCin2, tmpCin3, tmpCin4, tmpCin5;//对输入变量Cin作暂存 reg tmpCout1, tmpCout2;//对输出变量Cout作一个暂存 //////////////////第一个时钟周期//////////////////////////////// //计算小组的本地进位d和传递进位t //对输入的加数A，被加数B，低位进位Cin作一级暂存 always @(posedge clk) begin d = AB; t = A|B; tmpA1 = A; tmpB1 = B; tmpCin1 = Cin; end //////////////////第二个时钟周期/////////////////////////////// //对输入的加数A，被加数B，低位进位Cin作二级暂存 //对小组的本地进位d,传递进位t作一级暂存 //计算进位C[0],C[1],C[2] //计算大组的本地进位D、传递进位T always @(posedge clk) begin tmpd1 = d; tmpt1 = t; tmpA2 = tmpA1; tmpB2 = tmpB1; tmpCin2 = tmpCin1; C[0] = d[0] | t[0]tmpCin1; C[1] = d[1] | t[1]d[0] | t[1]t[0]tmpCi