微型计算机原理 第六章 存储器.ppt

1．CPU总线的负载能力 ●一般情况下，CPU总线的直流负载能力可带动一个标准的TTL门。地址驱动8282 数据驱动8286 2．CPU的时序与存储器的存取速度之间的配合 ● CPU在取指令和进行读出操作时，都是在相应的时序控制下进行的，如读周期和写周期，已根据时钟频率和机器运算速度确定好范围。那么，在选用存储器时，它的最大存取时间要小于CPU安排的读写周期。否则，要使CPU插入等待周期，才能保证读写数据的可靠传送。 3． ● CPU的信号电平多为TTL标准电平。当选用的存储器电平不相匹配时，它不能与CPU直接相连，必须经缓冲器进行电平转换。 4．存储器的地址要合理分配、片选如何形成 ●通常在微型机的主存中有RAM和ROM（EPROM）两部分。 5．控制信号的连接 ● CPU到存储器的控制信号，一般包括读写控制信号、片选信号、复位信号、刷新信号（对动态RAM）等，在常规情况下存储器可直接连接这些控制信号。 存储器的电平信号与CPU的电平匹配 6.6 几种新型的半导体、存储器 1、带高速缓存动态随机存储器 2、接口动态随机存储器 3、双数据传输率同步动态随机存储器 4、虚拟通道存储器 5、快速循环动态存储器 小结 6.1 概述 6.2 半导体读写存储器 静态RAM 动态RAM 扩展与连接 6.3 半导体只读存储器 结构和分类 PROM基本存储电路 典型的PROM芯片 6.5 存储器与CPU的连接 2、动态存储器芯片举例 216 KB X 1 RAS有效 行选通，CAS有效 列选通 Intel 2164A是具有16个引脚的双列直插式集成电路芯片，其引脚安排如图4-6所示。 ?A0~A7：地址信号的输入引脚，用来分时接收CPU送来的8位行、列地址； ?RAS ：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。当RAS为低电平时，表明芯片当前接收的是行地址； ?CAS ：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是列地址(此时RAS应保持为低电平)； ?WE ： 写允许控制信号输入引脚，当其为低电平时，执行写操作；否则，执行读操作。 ? DIN：数据输入引脚； ? DOUT：数据输出引脚； ? VDD：十5V电源引脚； ? Css：地； ? N/C：未用引脚。 图6-10 2164引脚排列、内部结构 存储体：64K×1的存储体由4个128×128的存储阵列构成； 地址锁存器：由于Intel 2164A采用双译码方式，故其16位地址信息要分两次送入芯片内部。但由于封装的限制，这16位地址信息必须通过同一组引脚分两次接收，因此，在芯片内部有一个能保存8位地址信息的地址锁存器； 数据输入缓冲器： 用以暂存输入的数据； 数据输出缓冲器： 用以暂存要输出的数据； 1/4I/O门电路：由行、列地址信号的最高位控制，能从相应的4个存储矩阵中选择一个进行输入／输出操作； 行、列时钟缓冲器：用以协调行、列地址的选通信号； 写允许时钟缓冲器：用以控制芯片的数据传送方向； 128读出放大器：与4个128×128存储阵列相对应，共有4个128读出放大器，它们能接收由行地址选通的4×128个存储单元的信息，经放大后，再写回原存储单元，是实现刷新操作的重要部分； 1/128行、列译码器： 分别用来接收7位的行、列地址，经译码后，从128×128个存储单元中选择一个确定的存储单元，以便对其进行读/写操作。 3、动态存储器的刷新方式 CPU利用刷新周期进行刷新操作，刷新周期往往与读/写周期相等一般在2毫秒内完成一次刷新。 刷新 按行进行，列无效，7位行地址在行选通信号的控制下，对4个阵列中的同一行，进行刷新，128次后全刷新 该行所有存储单元均被选通刷新，即读出、放大、写入 根据刷新周期时间的不同，通常有三种刷新方式： （1）定时集中刷新方式：定时集中刷新，不能读写操作，形成一段死时间。 （2）非同步的刷新方式：每隔一定时间进行一次刷新，刷新周期与读写周期冲突时，延长读写周期 （3）同步刷新方式：在每个指令周期中利用CPU不进行读写的期间进行刷新操作。 4、同步刷新方式实例 ： Z80采用同步刷新，内部R寄存器提供刷新的行地址信息 当系统不采用动