低频数字式相位测量仪制作报告(具体的移相网络).docVIP

低频数字式相位测量仪制作报告 摘 要 本系统由低频数字相位频率测量仪，输入移相网络和数字式移相信号发生器组成。利用CPLD，单片机控制模块实现了高精度的频率相位测量。数字式移相信号发生器采用直接数字频率合成（DDFS）技术，输出频率范围宽，控制精度高。由于在DDFS系统中采用了双D/A输出形式，信号幅度采用数字调节方式，输出信号幅度稳定。移相网络的输入采用了自动增益控制（AGC），实现了高达48dB的宽范围输入，实现信号的自动稳幅输出。此外，本系统友好的人机界面，合理实用的功能扩展，使整个系统更利于实际使用。 方案设计与论证 数字移相信号部分 方案一： 参考信号发生采用单片压控函数发生器。将参考信号整形为方波信号并以此信号为基准延时产生另一个同频的方波信号再通过波形变换电路将方波信号还原成正弦波信号以延时的长短来决定两信号间的相位值。这种处理方式的实质是将延时的时间映射为信号间的相位值。延时 图2-2 主要电路设计与计算 单片机小系统（电路图详见附录） 系统板的设计以8051单片机为核心辅以RAM、ROM构成。为了使系统更加灵活，在系统板上集成了一块可编程逻辑器件EPM7128。该器件可用来扩展I/O口和分配各个外围器件的地址空间，并且可以方便实现各种逻辑，来满足外围器件的各种时序要求。由于其速度较高，可以完成一些高速的数据采集等工作。 单片机系统是整个系统的核心，它完成人机界面、、、、 图3-1 为了满足题中不同的电平输入要求和提高输入阻抗，将信号同相放大11倍后（当输入信号幅度较大时，放大后的信号会出现削顶失真，但这不影响下面的信号整形），由运放U4B进行过零迟滞比较得到方波，经反相器整成TTL电平，送往CPLD进行测量。假设迟滞比较器运放U4B输出低电平为12V（实际小于该值），则运放U4A的输出信号幅值需满足，才能使迟滞比较器可靠翻转。按照图中参数，可得=1.88V，考虑到此信号是输入信号的11倍，故输入信号的最小峰值约0.2V，满足题目要求。事实上，增大R3，输入信号峰值还可以继续降低，但这样抗干扰能力亦会降低。 2．频率测量部分 频率测量一般有测量周期和直接测量频率两种方法，本题将两种方法结合使用，以达到较高的测量精度。 由于题目要求的是低频，故只将频率范围扩展到10Hz~35KHz，为了提高频率测量精度，我们将整个频段分为10Hz~5Hz和5KHz~35KHz两段，在10Hz~5KHz范围时测量信号周期，5KHz~35KHz范围时直接测量频率，取5KHz为分界点的理论依据为用周期测量法测量时，频率越高误差越大，相反，直接频率法测量时，频率越低误差越大。基准时钟脉冲为20MHz，在5KHz时，周期测量法误差为 直接频率法的误差为 因此，以5KHz为分界点进行频率测量，可使相对测量误差最大为，可达到所要求精度。 用周期测量法时，在CPLD中生成一个24位的计数器，理论上可以测量到 Hz(20M晶振) 满足题目要求。原理如图3-2 图3-2 直接测量时，由CPLD产生1s钟的门控信号，此时仍用同一内部计数器，只是计数器的CLOCK端由基准时钟改接为被测信号，把计数器的CLOCKEN端接到单片机的1s门控信号，根据理论推算可以测量的最大频率为 MHz 远远超出了35KHz的范围，满足设计要求。原理如图3-3 图3-3 3．相位差测量部分 题目要求的相位读数为0~359.9o，测量的绝对误差≤2o，故采取周期测法测量相位差。这样在35KHz时的测量精度为 可以满足要求。当单片机测量相位差控制字有效时，CPLD内部时钟的CLOCK接到20MHz基准时钟端，CLOCKEN端接到原始信号与侧移信号的逻辑输出端，由于侧移信号由原始信号获得，所以频率是相等的，两个上升沿之间不可能超过一个信号周期，因此，可以采用下面的方法进行测量：当原始信号上升沿到达时，CLOCKEN置高，开始记数，直到侧移信号的上升沿到达，将CLOCKEN置0，锁定，计数器停止记数，单片机通过控制字将数据读回，计算后显示出相位差。原理如图3-4 图3-4 在本系统中，CPLD是作为单片机的一个外设来控制的，通过写入不同的控制字，CPLD实现不同的功能。 CPLD的内部只做了一个计数器，周期，频率及相位差数据都由同一个计数端提供，在完成不同任务时，计数器的时钟端CLOCK所接入的时钟信号与时钟允许端CLOCKEN所接的控制信号进