逻辑层次的设计实际介绍.ppt

Chapter 12 Verilog設計實際介紹 邏輯層次的設計實際介紹 資料流層次的設計實際介紹 行為層次的設計實際介紹 Chapter 12 Verilog設計實際介紹 邏輯層次的設計實際介紹 資料流層次的設計實際介紹 行為層次的設計實際介紹 邏輯層次所提供的邏輯模型 and, or, nand, nor, not xor, xnor buf, bufif, notif 格式: 邏輯模型名稱別名輸出埠輸入埠 wire A, B, F; and and2(F, A, B); buf Gate buf Gate Examples bufif1 a1(F, A, ctrl); bufif0 a2(F, A, ctrl); notif1 a3(F, A, ctrl); notif0 a4(F, A, ctrl); 邏輯閘的延遲時間 上升延遲(Rise Delay) 下降延遲(Fall Delay) 關閉延遲(Turn-off Delay) nand #(delay time) nand2(F, A, B) and #(rise_time, fall_time) and2(F, A, B) nor #(rise_time, fall_time, turnoff_time) w1(F, A, B) 延遲時間的表示數值 mindelays typdelays maxdelays Example nand #(5:7:9, 6:8:10) nand2(F, A, B); 一位元半加器設計的實際介紹 Design Wizard Contents Ports Attributes Contents Get a Macro HDL Editor Add instruction Simulation Result 一位元全加器設計的實際實例 Content Settings Port Settings Attribute Settings FADDER Symbol FADDER Initial Verilog Code Add Verilog Code Update Macro Simulation Result Question Answer * * in in in in out out out out ctrl ctrl ctrl ctrl bufif1 bufif0 notif1 notif0 *