第10讲 VHDL语言时序逻辑电路设计 讲稿.ppt

在开发系统上进行硬件测试。 主芯片MAX3000A/EPM3064ALC44-4；2个开关；自动连续脉冲；1个LED 边沿JK触发器 一、任务1：带异步清零、同步置数端的四位二进制加法计 数器 1．任务分析 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 计数器按触发器翻转情况分为同步、异步；按计数器中数字增减分为加法（递增）、减法、可逆（加/减）；按计数器中数字编码分为二进制、二—十进制、任意进制。 模：一个工作循环包含的状态数。也称为进制。 计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。 计数器 同步计数器各触发器工作在相同的时钟脉冲下，同步三位二进制加法计数器如图： 计数器 带异步清零、同步置数端的四位二进制加法计数器特性表 保持不变 × 1 0 进位 加法计数 ↑ 1 0 保持不变 × 0 0 异步清零 × × 1 COUT OUTY CLK ENA RST 计数器 完成带异步清零、同步置数端的四位二进制加法计数器的文本编辑 ： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY scount IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END scount; 2．任务实施 计数器 ARCHITECTURE behav OF scount IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = 1 THEN CQI = 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF ENA = 1 THEN CQI = CQI + 1; ELSE CQI = 0000; END IF; END IF; OUTY = CQI ; END PROCESS P_REG ; COUT = CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END behav; 计数器 仿真测试 计数器 1．任务分析 异步计数器各触发器工作在不同的时钟脉冲下，异步三位二进制加法计数器如图： 二．任务2：四位异步计数器 计数器 四位异步计数器特性表 保持 ╳ 加法计数 ↑ Q CLK 计数器 完成四位异步计数器的文本编辑 （1） D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY d_ff IS PORT (d,clk : IN STD_LOGIC; q,nq : OUT STD_LOGIC); END ENTITY; ARCHITECTURE behav OF d_ff IS BEGIN PROCESS (CLK) BEGIN 2．任务实施 计数器 IF CLKEVENT AND CLK=1 THEN q = d; nq = not d; END IF; END PROCESS; END ARCHITECTURE; 计数器 计数器 （2）四位异步计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY yibujishu IS PORT(CLK:IN STD_LO