数字系统设计课程设计报告——多功能数字钟.docVIP

电子信息学院 课程设计报告 课 程 名 称: 《数字系统设计课程设计》 题 目: 多功能数字钟设计 /专业/班: 2011级电科X班 学 生 姓名1: xxx 学　　 号: 学 生 姓名2: xxx 学　　 号: 2014 年 7 月 1 日 目录1 课程设计目标和流程分析 3 1.1 课程设计目标 3 1.2 开发环境说明 3 1.3 设计流程说明 3 2 系统设计 3 2.1 系统架构设计 3 2.2 子模块分析 3 2.3 调试结果 3 3 小结 3 附录：主要代码 3 课程设计目标和流程分析 课程设计目标 基于Verilog语言描述系统的功能；在quartusII环境中编译通过；仿真通过并得到正确的波形；掌握数字系统的分析和设计方法。能够熟练的、合理的选用集成电路器件。掌握数字钟得设计制作方法。 用Verilog硬件描述语言设计数字钟，实现的目标如下： 1）具有时、分、秒计数显示功能，以二十四小时循环计时。 2）具有调节小时，分钟的功能，可以通过按键选择时和分。 3）具有整点报时及闹铃时间可调的功能。 4）数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 开发环境说明 硬件：采用基于EP1C12Q240C8芯片的FPGA开发平台 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 系统设计 系统架构设计 clk 关键模块代码分析 2.2.1分频模块 分频模块用于为系统的实现提供稳定的工作频率和计时信号源，要求产生两路不同频率的信号，分频为1HZ频率的信号作为计时模块的秒信号的产生，100HZ的信号用于秒表计时模块的信号，1000HZ的信号用于数码管动态显示的扫描频率。 分频模块的实现： -----------------------------产生100HZ的秒表信号----------------------- always @(posedge clk) //定义clock上升沿触发 begin c3= c3 + 1b1; c1=c1 + 1b1; c2=c2 + 1b1; if(c3 == 25d480000) //miaobiao begin c3 = 25d0; //计数器清零 sec = ~sec; //置位秒标志 end ------------------------------产生1000HZ的秒信号------------------------ if(c1== 25 //0.5S到了吗？ begin