EDA教程PPT教学课件-第二章 语言语法基础.ppt

第二章 VHDL语言语法基础 　 VHDL入门 第2章　VHDL语言程序的基本结构 实 体 构造体 配 置 包集合 库 VHDL语言程序的基本结构 2.1　VHDL语言设计的基本单元及其构成 基本单元 门 微处理器 系统 基本单元构成 实体说明:规定了设计单元的输入输出接口信号或引脚。 构造体：定义了设计单元的具体构造和操作(行为)。 多路选择器的VHDL描述 多路选择器的VHDL描述 多路选择器的VHDL描述 多路选择器的VHDL描述 实体参数和端口说明 类属参数说明: 必须放在端口说明之前, 用于指定参数。 GERERIC（[常数名：数据类型[：设定值]）； 如上例中的GENERIC(m:TIME=1 ns)。 该语句指定了构造体内m的值为1 ns。这样，语句 　　　q=tmp AFTER m; 表示tmp经 1 ns延迟才送到q。在这个例子中, GENERIC利用类属参数为q建立一个延迟值。 实体描述 实体描述从“ENTITY 实体名 IS”开始， 至“END 实体名”结束。 实际上，对VHDL语言而言，大写和小写都一视同仁，不加区分。这里这样规定仅仅是为了增加程序的可读性而已。 建议将VHDL的标识符或基本语句关键词以大写方式表示,而由设计者添加的内容可以以小写方式来表示。 构造体说明 构造体命名: 英文字母、数字、＿ 构造体的名称可以由设计者自由命名。但是在大多数的文献和资料中, 通常把构造体的名称命名为behavioral(行为),dataflow(数据流)、rtl(寄存器传输)或者structural(结构 ) 当一个实体具有多个结构体时，结构体的取名不可相重。 2.1.2 构造体说明 定义语句 位置在ARCHITECTURE和BEGIN之间。 对用于构造体内部所使用的信号、 常数、 数据类型和函数等进行定义 例： 　　SIGNAL　cont：STD＿LOGIC＿VECTOR（3　DOWNTO　0）； 　　SIGNAL　co_1：STD＿LOGIC； 　　　　CONSTANT　m:TIME:=2ns； 　　　　TYPE　STATE　IS　（INIT，DAD，ADC，SRF，FRF）； 2.1.2 构造体说明 并行处理语句 位置：处于语句BEGIN和END之间 所有的并行处理语句都可以写在这里面。并行处理语言在仿真时是并发工作的，和前后次序无关，从而描述了构造体内部逻辑电路的并发功能。 有5种语句结构 块语句（BLOCK） 进程语句（PROCESS） 信号赋值语句 子程序调用语句 元件例化语句 2.1.2 构造体说明 构造体结束 END　构造体名； 2.1.3 举例 ENTITY mux2 IS PORT(d0, d1, sel: IN BIT; 　　　q: OUT BIT); END mux2; ARCHITECTURE connect OF mux2 IS 　　SIGNAL tmp1，tmp2，tmp3: BIT; BEGIN; 　　tmp1　＜=　d0 　AND 　sel; 　　tmp2　＜=　d1 　AND　(NOT sel); 　　tmp3　＜=　tmp1 　OR 　tmp2; 　　q　＜＝　tmp3; END connect; 在语句中，符号“＜=”表示传送(或代入)的意思, 即将逻辑运算结果送q输出。 代入 语句只要代入符号右边信号有变化就启动一次。 小测验 基本单元必须包含哪两部分？各有什么作用？ 端口说明中的方向有哪几种，其中BUFFER和OUT有何区别？BUFFER和INOUT有何区别？ 前面举了几个二选一的例子，两个程序有何不同之处？ 构造体的信号说明位置在什么地方？以下说明哪个是正确的？ ARCHITECTURE connect OF mux2 IS 　　SIGNAL tmp1，tmp2，tmp3: BIT; BEGIN 　　tmp1　＜=　d0 　AND 　sel; 　　tmp2　＜=　d1 　AND　(NOT sel); 　　tmp3　＜=　tmp1 　OR 　tmp2; 　　q　＜＝　tmp3; END connect; ARCHITECTURE connect OF mux2 IS BEGIN 　SIGNAL tmp1，tmp2，tmp3: BIT; 　　tmp1　＜=　d0 　AND 　sel; 　　tmp2　＜=　d1 　AND　(NOT sel); 　　tmp3　＜=　tmp1 　OR 　tmp2; 　　q　＜＝　tmp3; END connect; 2.2 结构体的3种子结构设计方法 采用多个进程（Process)的子结构方式 采用多个模块（Block)的子结构方式 采用多个子程序（Subprograms