利用FPGA内部DLL实现数字时钟恢复.pdfVIP

Vol. 7　No. 18　 Sep. 2007 第 7卷 　第 18期 　2007年 9月 科 　学 　技 　术 　与 　工 　程 　 (2007) Science Technology and Engineering 　2007　Sci. Tech. Engng. 通信技术 利用 FPGA 内部 DLL 实现数字时钟恢复 苏 　红1, 2 　张俊辉2 ( 1 2 ) 天津大学电子信息工程学院 ,天津 300072;天津光电集团有限公司 ,天津 3002 11 摘 　要首先分析了数字时钟恢复电路的原理 ,然后介绍一种利用 X IL INX FPGA 内部数字延时锁定回路 DLL 的倍频功能 ,从 接收的异步数据中恢复数据时钟的方法 。 关键词 　时钟恢复 　　FPGA 　　DLL 中图法分类号 　 TN 9 11. 8; 　　文献标识码 　A 　　串行数据是由一连串的 ‘0 ’和 ‘1 ’组成 ,但是有 1　数字时钟恢复原理 多少个 ‘0 ’和多少个 ‘1 ’会连续出现 ? 在数据接收 端如何进行判断 ? 是串行数据接收时遇到的重要 在接收异步数据时 , 先检测 出数据流 中的跳 问题 。解决这个 问题的常用方法是从接收数据中 变 ,即从 ‘0 ’到 ‘1 ’或从 ‘1 ’到 ‘0 ’的变化时刻 ,在波 恢复数据同步时钟 ,然后用恢复的时钟读取数据 。 形上表现为上升沿或下降沿 , 这部分称为边沿检 测 。用检测的结果对计数器清零 ,从而产生与数据 在异步收发器 UAR T (U n iversal A synchronou s R e 同步的时钟 ,用来接收数据 。 ) ceiver Tran sm itters 内通常会有一个速率为数据速 1. 1　常用边沿检测电路 率 16倍的高频取样时钟 ,用来提取数据的同步时 边沿检测 电路应该能检测出输入数据中所有 钟 ,该方式得到广泛的应用 。选用 16 倍的原因是 , 数据以 1位起始位 、8 位数据位和 1位停止位的形 的跳变 ,类似于锁相环 PLL ( Pha se Locked Loop ) 的 相位变化检测 。在数据发生跳变的时候 ,生成一个 式出现 ,而且在异步收发器出现的时代 , 不可能获 脉冲 。常用的检测电路如图 1所示 ,输入数据与经 得精确稳定的时钟 ,频率随着温度的变化会有很大 过两个 “非门 ”后的数据进行异或 , 由于非门带来的 的差别 。在现在的社会 ,传输的异步数据可能出现 “延时 ”,异或后在数据发生跳变的地方会产生一个 别的格式 ,而且在市场上可以容易的买到各项参数 很好的晶振 。取样用的高频时钟不一定要是数据 脉冲 ,脉冲的宽度由两个非门的延时决定 。 速率的 16倍 ,根据实际情况 ,可以选用低倍率的取 样时钟 。下面介绍的设计在 X IL INX 的 FPGA 内实 现 ,接收的数据为