低功耗触发器比较分析及计算机模拟-毕业设计（论文）开题报告含文献综述外文翻译.docVIP

毕业设计（论文）开题报告 （含文献综述、外文翻译） 题 目 低功耗触发器比较分析及计算机模拟 姓 名 学 号 专业班级 所在学院 指导教师（职称） 二○ 年 月 日  毕业设计（论文） 开 题 报 告 （包括选题的意义、可行性分析、研究的内容、研究方法、 拟解决的关键问题、预期结果、研究进度计划等） 1. 选题的背景和意义选题的背景]。 触发器（Flip-Flop）是一种可以存储电路状态的电子元件，广泛应用于计数器、运算器、存储器等电子部件。在CMOS集成电路的时序逻辑电路中，触发器是电路实现逻辑功能必不可少的一个环节，同时也是降低整个CMOS集成电路功耗的突破口[2]。所以，触发器的低功耗设计一直是国内外专家学者研究的热点课题，各式各样的低功耗触发器被设计出来并在各个领域得到实际应用。 1.2 国内外研究现状Kang SM等人在设计低摆幅时钟双边沿触发器[4]的过程中多次强调了优化触发器的逻辑结构从而减少电路漏电流和时钟误差等对于减少触发器功耗的重要性。这个低摆幅时钟双边沿触发器[4]与传统的设计相比，无论是在功耗，还是在能量的利用效率上，都有很大的改进，但它在工作速度上仍有改进的空间。 1.3 发展趋势保持一致的，即朝着更高的速度和性能方向发展。研究基本内容.1 基本框架.2 研究的重点和难点.3 拟解决的关键问题研究的方法及措施预期研究成果研究工作进度计划 毕业设计（论文） 文 献 综 述 （包括国内外现状、研究方向、进展情况、存在问题、参考依据等） 低功耗触发器比较分析及计算机模拟 1. 国内外研究现状 50年前，当Jack Kilby展示那个小小的只有几个晶体管、二极管、电容、电阻组成的完整电路时，没人能预料到如今它已在我们的生活中无处不在。毫无疑问，这个发明改变了我们的生活同时也开创了一个新的集成电路时代。 现如今，随着集成电路技术的飞速发展，集成电路芯片的规模日益扩大，电路的集成度也在提高。然而，集成度和工作频率的大幅增加使得集成电路功能更加强大，应用更加广泛的同时也使得电路系统的功率大幅增加。这使得寻求降低芯片功率损耗的低功耗设计技术成为当今集成电路设计的一个热点[7]。 在大规模集成电路设计中，由触发器和时钟网络组成的时钟系统，是影响电路功耗的最重要因素之一。这是因为时钟是唯一在所有时间都充放电的信号。时钟信号通常要驱动大的时钟树。由于时钟树的大量分布，而时钟又是不断跳变的，且很多情况下会引起不必要的门的翻转，因此导致其所消耗的功耗过大，一般情况下占整个芯片功耗的30％[8]。所以,随着大规模集成电路技术的不断进步，数字系统的运行速度和功耗要求也在不断提高。从而，对触发器性能参数的要求也更为苛刻——要求触发器应该具有低功耗、短延时、较少的晶体管数目，较大的噪声容限比和较强的抗干扰性等特征[9]。在这些要求中，对延时和功耗的要求尤为重要。所以，高性能低功耗的触发器的设计就成为了国内外专家学者研究的热点课题。 先前，国内外在低功耗触发器的研究中，大部分方案通过控制时钟信号来减少触发器的动态功耗。但是这个类型的设计的往往时钟信号产生电路都比较复杂，增加额外功耗。现如今，一些设计开始通过优化触发器的设计来减少漏电流从而减少触发器功耗。随着集成电路技术的提高，电路的漏电流越来越大，，直接造成了漏电流功耗迅速增大[10]。因此，越来越多的专家学者将目光投向了静态功耗的研究，从而产生了一些设计通过优化触发器的设计来减少漏电流，从而减少触发器的静态功耗。 总的来说，在迅猛发展的集成电路技术的推动下，低功耗触发器的研究也一直处在高速发展的阶段。同时，低功耗触发器技术的发展趋势是和集成电路技术的发展趋势保持一致的，即朝着更高的速度和性能方向发展。研究Kang SM等人在设计低摆幅时钟双边沿触发器[5]的过程中多次强调了优化触发器的逻辑结构从而减少电路漏电流和时钟误差等对于减少触发器功耗的重要性。这个低摆幅时钟双边沿触发器[5]与传统的设计相比，无论是在功耗，还是在能量的利用效率上，都有很大的改进，但它在工作速度上仍有改进的空间。同时，基于多阈值技术的CMOS低功耗可预置边沿触发器设计[7]也是一个基于消除静态功耗来达到低功耗设计必将成功的例子。该触发器相比于已有文献提出的可预置主从型触发器相比，可节省近l5%的功耗[15]。 当然，将减少动态功耗与减少静态功耗有机结合从而达到降低功耗的目的的设计也是专家学生研究的一个方向。高性能半静态双边沿D触发器[8] 就是一个在分析了现