机组实验报告四—非常简单CPU数据通路设计.docVIP

非常简单CPU数据通路设计 实验目的： 掌握CPU的设计步骤 学会芯片的运用及其功能 即是本次实验的主要内容是利用Quarters2仿真平台设计非常简单的CPU的数据通路，加深对CPU的分析和理解。 实验方法： 在Quarter2环境下实现非常简单CPU数据通路的设计 实验内容： 绘制非常简单CPU的寄存器：一个8位累加器AC，一个6位的地址寄存器AR，一个6位的程序计数器PC，一个8位的数据寄存器DR，一个2位的指令寄存器IR。其数据通路详见教材P。 注：6位寄存器、6位计数器两个元件的设计文件：reg6.gdf和cou6.gdf已经给出。 1、零件制作 6位寄存器reg6.gdf　　（自行设计） 6位计数器cou6.gdf　　（自行设计） 8位寄存器 （可选择74系列宏函数74273） 8位计数器 （由两个74161构成） 2位寄存器 （由D触发器构成，自行设计） 6三态缓冲器 （自行设计，可由74244内部逻辑修改而成） 8三态缓冲器 （选择74系列宏函数74244，或作修改） alu模块 （自行设计，限于时间，其内部逻辑不作要求） 2、选择器件，加入数据通路顶层图 8位累加器AC：选择8位计数器 6位地址寄存器AR：reg6 6位的程序计数器PC：cou6 8位的数据寄存器DR：选择8位寄存器 2位的指令寄存器IR：选择2位寄存器 3、为PC、DR加入三态缓冲器。 4、调整版面大小，器件位置。 5、设计地址引脚、数据引脚、8位内部总线，加入数据引脚到内部总线的 缓冲器。 6、连接各器件之间以及到内部总线的线路，设计并标注各控制信号。 7、（选做）编译之后，给出微操作 AR-PC 的测试方法及仿真结果。 8、实验报告中应给出各元部件的实现方法、内部逻辑贴图、打包符号说 明及顶层的“非常简单CPU”数据通路图。 实验步骤与具体过程分析 基于前面非常简单CPU的讲解，我掌握了非常简单CPU的指令集结构及非常简单CPU的指令读取过程和执行过程，本次实验是在上次实验的基础之上完成非常简单CPU数据通路的设计，其步骤如下： （1）、AC累加器原理图如下： 打包框图如下： 分析: 8位累加器AC是由8位计数器（cou8）组成。 （2）、6位地址寄存器AR设计如下（此电路图老师已给出）： 打包打包框图AR如下： 分析：6位地址寄存器AR是由六位寄存器reg6组成。 （3）、程序计数器PC如下：（此电路图老师已给出） 打包框图如下： 分析：6位的程序计数器PC是由六位计数器cou6组成。 （4）、八位地址寄存器DR如下: 打包框图如下： 分析：8位的数据寄存器DR是由8位寄存器reg8组成。 （5）、两位高地址寄存器IR的设计如下： 打包后得电路图如下： 分析: 2位的指令寄存器IR是由2位寄存器（reg2）组成。 （6）、控制8位地址总线DRBUS的三态缓冲器电路如下： 打包框图如下： 同理有控制6位地址总线PCBUS的三态缓冲器： 打包框图如下： （7）、最重要的部分ALU设计如下： 由于此模块本实验中没有要求，自行设计，内部逻辑不作要求，故按如下设计： 由一个八与门电路和并行加法器连入一个16位输入的数据选择器，在受到SEL和GN控制时分别选择and8或者并行加法器得到的结果并送到AC的输入端 打包后得框图如下： 分析：其中八输入与门为下图： 并行加法器的电路为下图： 十六位数据选择器的电路为下图： （8）、简单CPU数据通路设计： 首先调整版面大小，器件位置；然后设计地址引脚、数据引脚、8位内部总线，加入数据引脚到内部总线的缓冲器；最后连接各器件之间以及到内部总线的线路，设计并标注各控制信号（修改名称后即是cou8为AC；reg6为AR；cou6为PC；reg8为DR；reg2为IR） 最后得到简单CPU设计数据通路如下： 到此为止基本上完成实验，非常简单的CPU数据通路已经设计完毕 接下来进行波形仿真，仿真波形如下图所示： 分析：从图中可以看出当PC输入为100011时AR的输出也为10011，即该CPU实现了PC到AR的功能。CPU功能验证完毕！ 实验结论： 整体来看，非常简单CPU的设计基本完工，但是有些地方不够完善，所以还没能够实现所有的功能。（比如没有memory的设计，无法在平台的实验箱上下载运行观察CPU的运行过程） 实验感想： 1.本次实验是在对非常简单CPU的设计的理解上完成的，其中运用到了很多数字电路方面的知识，所以这对知识的融会贯通很有好处。 2.设计该非常简单CPU时比较难的地方就是ALU部分，这里用到了并行加法器，数据选择器和门电路的等，由于在EDA实验时在这方面已经做了相关的实验，所以在实验时还算过得去，但是仍有部分