基于EDA的简易计算器的设计.docVIP

EDA课程设计报告书 课题名称 基于EDA的简易计算器的设计 姓 名 学 号 院 系 专 业 指导教师 年 月 日 一、设计任务及要求：设计任务： 设计一个简易的计算器。 要 求： 在可编程逻辑器件上实现一个简易计算器，可以进行4位二进制数的加法 和乘法运算，其中被加（乘）数取值范围0～15，加（乘）数取值范围-15～15。要求用原理图的输入方式及硬件描述语言的结构描述方式完成。 指导教师签名： 年 月 日 二、指导教师评语： 指导教师签名： 年 月 日 三、成绩 验收盖章 2011 年 月 日 基于EDA的简易计算器的设计 1 设计目的 （1）学习面向可编程器件的FPGA的简单数字系统的设计流程； （2）掌握EDA软件Quartus II的原理图输入方式，以及硬件描述语言描述方式； （3）熟悉EDA编辑软件。 2设计的主要内容和要求 1、设计一个1位全加器。运用波形仿真检查功能正确后，将其封装成1位全加器模块。 2、以1中已封装的1位全加器模块为基础设计一个4位全加器并将其封装成模块。 3、以全加器为基础设计一个4位乘法器并封装成乘法器模块，输出显示乘积和 正负数标志。 4、以2、3中生成的器件模块为基础构成一个简易计算器，实现如图2.1所示。根据S的输入，分别完成Y＝A+B或Y＝A×B。 要求： (1) 加数为正时，实现两个4位二进制数与来自低位进位的加法运算，输出显示和及高位进位。 (2) 加数为负时，实现两个4位二进制数的减法运算，输出显示差的原码和正负数标志。 图2.1 简易计算器框图 3 整体设计方案 根据设计要求和系统所具有功能，并参考相关的文献资料经行方案，先设计一个全加器，再四位全加器，四位乘法器，然后构成简易计算器。 4 硬件电路的设计 4.1 设计一位全加器 一位全加器电路如图4.1所示。其中A1、B1分别为两个加数，C1为来自低位的进位，S为输出的全加和，C01为向高位的进位。 图4.1 一位全加器 检查正确无误后，进行全编译，然后将其封装成一位全加器模块，如图4..2所示。 图4.2 一位全加器模块 4.2　设计四位全加器 要实现一个四位全加器，能进行加减法且以原码方式输出结果，分三步进行，流程如图4.3所示。 图4.3 四位全加器流程图 （1）设计四位加法器 用四个一位全加器的串行接法，即可得到四位串行加法器，实现四位二进制数的加法，用原理图的方式在Quartus II中构建原理图如图4.4。图中A3A2A1A0、B3B2B1B0为两个加数，CO1为来自低位的进位，S3S2S1S0为全加和，CO2为向高位的进位 。 图4.4 四位全加器原理图 检查正确无误后，进行全编译，然后将其封装成四位加法器模块，如图4.5所示。 图4.5 四位全加器模块 图中A3A2A1A0、B3B2B1B0为两个加数，CO1为来自低位的进位，S3S2S1S0为全加和，CO2为向高位的进位 。 （2）设计可进行加减运算的四位全加器 在四位全加器电路中增设控制端k，当k=0时，对输入的两数进行加法运算，当k=1时，对输入的两数进行减法运算，并以原码形式输出差值。 思路：将控制端k与加数和低位进位进行异或运算，这样k=1时，异或后得到原加数的反码，低位进位为1，此时被加数和加数的补码相加，得到差的补码，再将补码取反加1后得到差的原码；k=0时，异或后原加数不变，此时被加数和加数相加，进行的是加法运算。主要通过控制端k的各种异或运算实现，具体电路如图4.6所示。其中A3A2A1A0为被加数，B3B2B1B0为加数，k为控制端，当k=0时，进行加法运算，CO1为来自低位的进位，和为Y3Y2Y1Y0，CO为和向高位的进位；当k=1时，进行减法运算，即A3A2A1A0 B3B2B1B0， CO为差的符号，CO=0表示差为正数，差值为Y3Y2Y1Y0，CO=1表示差为负数，差的原码为Y3Y2Y1Y0。 图4.6 检查正确无误后，进行全编译，然后将其封装成四位全加器模块，如图4.7. 图