可编程逻辑器件电路设计课程设计报告-多功能数字钟的FPGA实现.doc

可编程逻辑器件电路设计 课程设计报告 多功能数字钟的FPGA实现 姓 名： 班 级： 学 号： 指导老师： 日期： 摘 要 FPGA（ Field Programmable Gate Array，现场可编程门阵列)，是20 世纪70 年代发展起来的一种可编程逻辑器件，是目前数字系统设计的主要硬件基础。 可编程逻辑器件的设计过程是利用EDA 开发软件和编程和编程工具对器件进行开发的过程。 本系统采用模块化的设计方式，重复使用的功能模块均以组件（Component）的形式存在，一边相关块的调用，主程序内用不同功能块构成一个完整的结构。将所有的组件收集在同一个程序包my_pkg中。 本设计主要使用了VHDL 语言，采用的FPGA 开发平台是Maxplus2，而设计一个多功能数字钟，在Maxplus2 开发平台下进行了编译、仿真、下载，实现了基本计时显示和设置、调整时间、报时和闹钟功能。 [关键词] FPGA；模块化；VHDL；Maxplus2；数字钟 目 录 1设计任务及要求 1 1.1 设计任务 1 1.2 设计要求 1 1.3 功能拓展 1 2 方案比较与选择 2 3 底层文件仿真与分析 3 3.1 1024分频文件 3 3.2 二选一数据选择器 3 3.3 60进制计数器 4 3.4 24进制计数器 4 3.5 十进制转BCD模块 5 3.6 BCD转LED显示码 5 3.7 数码管动态扫描显示模块 6 3.8 闹钟报警模块 6 4 顶层文件仿真与分析 8 4.1顶层时钟设计输入输出图元 8 4.2 顶层文件仿真分析 8 5硬件验证分析 10 5.1 管脚分配 10 5.2 硬件调试 11 6课程设计心得 12 Abstract 13 参考文献 附录（源代码） 1．设计任务及指标 1.1设计任务 能进行正常的时、分、秒计时功能，分别由6只数码管显示24小时、60分、60秒。 按下试验箱上的某个按键时，计时器迅速递增，并按24小时循环，计到23小时后再回到00。 按下试验箱上的某个按键时，计分器迅速递增，并按60分循环，计到59分后再回到00。 利用试验箱上的扬声器可以实现整，当计时到达59分50秒时开始报时，在59分50秒、52秒、54秒、56秒、58秒时鸣叫，鸣叫声频率为500HZ，整点报时频率可定义为1KHZ. 1.2设计要求 运用顶层设计思路设计好各个底层文件（VHDL代码），对各个底层文件进行功能仿真；采用原理图或者文本方法来实现顶层文件的设计，对顶层文件进行功能真仿真。 在顶层文件功能仿真正确之后，把顶层文件下载到实验箱的FPGA里边去，验证电路功能是否正确。 具体时间用6位数码管来显示，具有整点报时功能 1.3 功能拓展 实现数字钟的闹铃功能。 2．方案比较与选择 方案一：系统直接采用1HZ脉冲作为作为时钟输入信号。数码管采用静态显示。时间调整采用具有预置功能的计数器。报时为频率512Hz脉冲，并引入1024Hz脉冲进行整点报时。 方案二：系统采用1024HZ脉冲作为作为时钟输入信号。数码管采用动态扫描显示。时间调整采用一个数据选择器，以一个按键作为控制端。当调整按键按下时，选择比较高的频率作为计数器计数信号作为输入信号，加快计数的速度，以此达到时间调整的效果。 图一 方案二时钟流程 方案比较：对于方案一，因为系统需要1024Hz和512Hz的脉冲驱动蜂鸣器，并且在快速调整时间是也需要比1Hz快的脉冲，故需要采用另外的脉冲输入，增加管脚资源开支和外部资源。实现具有预置功能的计数器比较复杂，并且预置输入端需要多个端口。数码管采用静态显示也会增加管脚的开销。对于方案二，因为采用1024Hz的脉冲，能够通过分频得到多种频率的脉冲，因而可以实现单一脉冲信号输入即可完成快速调整时间和采用数码管动态扫描显示，节省管脚资源和外部资源。 综上所述，故采用方案二。 3．底层文件仿真与分析 3.1 1024分频文件 整个系统采用1024HZ的频率，由此文件产生1HZ频率，作为秒信号。此文件的图元及仿真波形如下图所示。同理亦可以产生4Hz频率，512Hz频率。 图二 1024分频文件图元 图三 仿真波形 如图二所示，输入1024HZ的频率，输出信号频率为1HZ。 3.2二选一数据选择器 图四 数据选择器图元 图五 数据选择器仿真波形图 3.3 60进制计数器 由此模块对秒或分信号进行分频，产生分和小时信号