实验四 实验名称：组合逻辑电路设计(二)—三态门、数选器、逻辑运算器.docVIP

实验名称：组合逻辑电路设计（二）—三态门、数选器、逻辑运算器 二、实验目的 1）掌握三态门、数选器、逻辑运算器三种组合逻辑电路的设计方法，及其VHDL描述方法。 2）掌握利用CPLD器件开发组合逻辑电路的方法。 、实验器材 PC, 四、实验原理 1）示例7.5(见P195-196) 示例7.6(见P197-198） 示例7.7(见P198-199） 2）注意事项： （1）有时程序代码虽然简单，但是占用器件资源却多；相反，有事程序代码虽然复杂，但是占用器件资源却少。因此，不能简单地用程序代码简单还是复杂来判断程序代码的优劣，而是要对程序代码进行综合评价，才能得出比较科学的结论。 （2）Std_logic数据类型，除“0”、“1”外，还有其他值，用others穷尽所有可能的组合值。 （3）结构体“with_selece”是并行选择信号赋值语句。与case语句相似，不允许条件重叠和涵盖不全。要用“when others”代表其他值，以穷尽所有可能值。 （4）编程要根据要求及真值表，要考虑输入所有可能出现的情况，尽量简洁。 （5）建立功能仿真波形时，要穷尽输入信号的所有逻辑组合。 （6）下载后测试电路功能时，要验证真值表里的所有逻辑组合情况。 、实验内容 （1）设计一个多数表决电路，要求：①当输入A、B、C、D有三个或三个以上为1时输出F为1；输入为其他状态时输出为0。②写出实验内容的真值表及逻辑表达式。③编写出实现该电路的VHDL程序。④用MAX+plusⅡ进行仿真。⑤将编写好的程序下载到CPLD芯片里，观察结果。 真值表： 表格 1 多数表决器真值表 输入 输出 A B C D F 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 VHDL语言描述： 仿真图形： （2）设计二个二位二进制数相乘电路，要求：①写出实验内容的真值表。②编写出实现该电路的VHDL程序。④用MAX+plusⅡ进行仿真。④讲编写好的程序下载到CPLD芯片里，用发光二极管观察结果。 表格 2 二位二进制相乘真值表 输入 输出 A B F3 F2 F1 F0 00 00 0 0 0 0 00 01 0 0 0 0 00 10 0 0 0 0 00 11 0 0 0 0 01 00 0 0 0 0 01 01 0 0 0 1 01 10 0 0 1 0 01 11 0 1 1 1 10 00 0 0 0 0 10 01 0 0 1 0 10 10 0 1 0 0 10 11 0 1 1 0 11 00 0 0 0 0 11 01 0 0 1 1 11 10 0 1 1 0 11 11 1 0 0 1 VHDL语言描述： 仿真图形： （3）设计一个一位二进制全减器电路，要求：①输入为被减数、减数和来自低位的借位，输出为两数之差和向高位的借位。②按照实验内容写出真值表及逻辑表达式。③编写出实现该电路的VHDL程序。④用MAX+plusⅡ进行仿真。⑤将编写好的程序下载到CPLD芯片里，观察结果。 F=A⊕B⊕ 真值表： 表格 3 二位二进制全减器真值表 输入 输出 A B Ci Co F 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 VHDL语言描述： 仿真图形： 实验心得体会 本次室验相对比较成功，所用到的知识点都很基础，只是平时对这些知识点理解得还不够透彻，不能灵活的运用他们。我只有到自己设计实验解决问题的时候，才会进一步领悟其中的精华，才会想到把这些零散的东西结合到一起，使他们发挥各自的作用，组成一个系统，实现一定的功能。更好地理解组合逻辑电路的功能。