第4章__数字电路逻辑门设计基础.pptVIP

ASIC的门设计基础 ASIC的分类 VLSI电路的分类 1 MOS逻辑门 作为开关应用的MOS管 NMOS管开关 A=0，开关断开，F=1，图a A=1，开关闭和，F=0，图b PMOS管开关 A=1，开关断开，F=0，图a A=0，开关闭和，F=1，图b 1.1 NMOS逻辑门 (1) NMOS反向器 1、电路结构 2、工作原理 等效电路如图所示 vI为低电平,vO为高电平 vI为高电平,vO为低电平 所以输出与输入为非的关系 (2) NMOS与非门 工作原理： A=B=0，T1、T2截止，F=1 A=0、B=1，T1截止，F=1 A=1、B=0，T2截止，F=1 A=B=1，T1、T2导通，F=0 输入全1输出为0；输入有0输出为1。 (3) NMOS或非门 工作原理： A=B=0，T1、T2截止，F=1 A=0、B=1，T2导通，F=0 A=1、B=0，T1导通，F=0 A=B=1，T1、T2导通，F=0 (4) NMOS与或非门 (5) NMOS三态门 E=1：G1=G2=0，T1、T2截止。输出高阻态。 E=0：A=0，G1=1，G2=0，T1通，T2止，F= 0A=1，G1=0，G2=1，T2通，T1止，F= 1F = A 1.2 CMOS门电路 (1) CMOS反向器 A= 1, T2止、T1通，F=0 A=0, T1止、T2通，F=1 (2) CMOS与非门： A=B=0，T1、T2截止，T3、T4导通，F=1 A=0、B=1，T2截止T3导通， F=1 A=1、B=0，T1截止T4导通， F=1 A=B=1，T1、T2导通T3、T4截止，F=0 (3) CMOS或非门： A=B=0，T1、T2截止， T3、T4导通， F=1 A=0、B=1，T2导通， T3截止，F=0 A=1、B=0，T1导通， T4截止，F=0A=B=1，T1、T2导通， T3、T4截止， F=0 T1、T4截止。输出高阻态。 T1、T4通， T2、T3组成非门A=0 T3通，T2止 F=1 A=1，T2通，T3止，F=0 三态门 输出端除了1和0外还有第三种状态——高阻状态 在一般门电路的基础上增加了输出控制功能 三态门的用途 直接连接到公共信号线路（总线） 双向连接总线 2 逻辑门电路的分类 组合逻辑电路 不具备记忆功能，任意时刻的输出信号仅取决于该时刻的输入信号，而与电路过去的电平状态无关。 建立在简单逻辑门基础上，可以直接用真值表和逻辑表达式表示。 时序逻辑电路 具有记忆功能，电路的输出不仅取决与当时的输入状况，而且取决于电路的状态。 建立在触发器的基础上，如寄存器、计数器 1、触发器（flip-flop） 一种具有记忆功能的电路，有两个稳定的电路状态建立在R-S锁存器(latch)的基础上 2、D锁存器 在R-S锁存器的输入部分加上时钟和输入控制的电路构成 3、D触发器 Q(T+1)=D(T) 4、 寄存器（Register） 对寄存器内容的操作：移位、计数、清除、装入。 由于寄存器由D触发器构成，所以集成寄存器常称作N位D触发器。图为四位上升沿触发D触发器74LS175的逻辑图。在时钟脉冲CP上升沿到来时，实现数据的并行输入-并行输出。 一般的时序逻辑电路构成 触发器与组合逻辑电路的结合 * 1 MOS逻辑门 2 逻辑门电路的分类 ASIC 数字ASIC 模拟ASIC 全定制 半定制 线性阵列 模拟标准单元 门阵列 标准单元 PLD 简单低密度PLD 复杂高密度PLD PROM EPROM EEPROM PLA PAL GAL EPLD FPGA CPLD 单片大规模集成电路 模拟电路 标准逻辑电路 RAM ?C Prog.DSP EPROM PROM ROM Sea Of Gates FPL CPLD FPGA SPLD ULA Masterslice NAND Array Megacell Composite Cell 标准电路 定制电路 固定布线 定制可编程 半定制 手动布线 存储可编程 线可编程 可编程逻辑 门阵列 标准单元 完全定制 基于单元定制 经典ASIC ASIC vI vO A F VDD T D G S S F T vI A=0 G vO D VDD 图a F T vI A=1 G vO D VDD S 图b vO vI A F －VDD T D G S F T vI A=0 G vO D －VDD S 图b S F T vI A=1 G vO D －VDD 图a VDD T2 T1 vO vI VIL VIH VOH VOL 饱和型NMOS反相器 G G D S S D vI T2