EDA实验项目三、四.docVIP

实验三 计数器的设计 (1) 实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。(2) 实验内容1：含异步清0和同步时钟使能的加法计数器在QuartusⅡ上进行编辑、编译、综合、适配、仿真给出其所有信号的时序仿真波形。引脚锁定以及硬件下载测试。5如图1所示）。 (3) 实验内容：含异步清0和同步时钟使能的加计数器在QuartusⅡ上进行编辑、编译、综合、适配、仿真给出其所有信号的时序仿真波形。(4) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。 5 实验四 显示设计 (1) 实验目的：学习段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。(2) 实验原理：通常的规模专用IC，如74或4000系列的段数码只能作BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。(3) 实验内容1：16进制数的译码显示提示：例输出信号LED7S的7位分别接如图-89所示数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。在QuartusII上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。引脚锁定及硬件测试建议选GW48系统的实验电路模式6，用数码8显示译码输出(PIO46-PIO40)，键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能。 () 实验内容：图显示电路图中的CNT4B是一个4位二进制加法计数器，可由例3-2修改获得；模块DECL7S即为实体元件在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。引脚锁定及硬件测试建议选GW48系统的实验电路模式6，用数码8显示译码输出(PIO46-PIO40)，用键3作为时钟输入(每按2次键为1个时钟脉冲)，或直接接时钟信号clock0。 图 计数器和译码器连接电路的顶层文件原理图 () 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真波形图及其分析报告。 6