第六章-时序逻辑电路的分析和设计方案说明.ppt

f / 1 a / 0 g f / 1 g / 0 f f / 1 a / 0 e f / 1 e / 0 d d / 0 a / 0 c d / 0 c / 0 b b / 0 a / 0 a A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 第一次化简状态表 f / 1 e / 0 f f / 1 a / 0 e f / 1 e / 0 d d / 0 a / 0 c d / 0 c / 0 b b / 0 a / 0 a A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 2、状态表化简 011 / 1 000 / 0 100 011 / 1 100 / 0 011 011 / 0 000 / 0 010 011 / 0 010 / 0 001 001 / 0 000 / 0 000 A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 已分配状态的状态表 3、状态编码 a=000;b=001;c=010 ;d=011;e=100 最后简化的状态表 d / 1 a / 0 e d / 1 e / 0 d d / 0 a / 0 c d / 0 c / 0 b b / 0 a / 0 a A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 状态转换真值表 1 1 1 0 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Y (D0) (D1) (D2) A 4、求激励方程、输出方程 Y=Q1nQ0nA+Q2nA 画出逻辑电路 画出完整的状态图，检查所设计的计数器能否自启动. 分析状态转换时必须考虑各触发器的时钟信号作用情况 异步电路中,由于各个触发器只有在时钟输入CPn(或CPn)端的 相应脉冲作用时,才有可能改变状态。因此,在分析状态转换时, 应先列出各个触发器时钟信号的逻辑表达式,由此分别确定各触 发器的CPn(或CPn)端是否有时钟信号的作用。 6. 4 异步时序逻辑电路的分析 与同步时序逻辑电路分析方法相似，但要特别注意各触发器的时钟脉冲输入端的时钟信号状态。 一. 异步时序逻辑电路的分析方法： 分析步骤: 3.确定电路的逻辑功能。 2.列出状态转换表或画出状态图和波形图； 1. 写出下列各逻辑方程式： b)触发器的激励方程； c) 输出方程 d)状态方程 a)时钟方程 例1 分析如图所示异步电路 1. 写出电路方程式 ① 时钟方程 ②输出方程 ③激励方程 CP0=CP=CLK, 上升沿触发 ④求电路状态方程 CP1=Q0，仅当Q0由0 ? 1时， Q1才可能改变状态。 二. 异步时序逻辑电路的分析举例 如有时钟脉冲触发信号时，触发器状态变化； 如无时钟脉冲触发信号时，触发器状态不变。 (CP由0→1时此式有效) (Q0由0→1时此式有效) 2. 列状态表、画状态图、波形图 ? ? ? ? 0 0 ? CP0 CP1 Q0 Q1 CP ? 1 ? 1 1 1 ? 0 x 1 1 0 ? 1 ? 0 0 1 ? 0 x 0 0 0 ? 1 ? 1 (X----无触发沿 , ?----有触发沿) 根据状态图可以画出时序图 也可把该电路看作一个序列信号发生器。输出序列脉冲信号Z的重复周期为 4TCP，脉宽为 1TCP。 3.确定逻辑功能 TCP 由状态图和时序图可知，此电路是一个异步四进制减法计数器。 1 0 0 1 6.5 若干典型的时序逻辑集成电路 6.5.1 寄存器和移位寄存器 6.5.2 计数器 1、 寄存器 6.5.1 寄存器和移位寄存器 寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。 一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。 8位CMOS寄存器74HC374 脉冲边沿敏感的寄存器 8位CMOS寄存器74HC/HCT374 1 1 1 1 1 1 0 1 1 1 8位CMOS寄存器74LV374 高阻 H H ↑ H 高阻 L L ↑ H 存入数据，禁止输出 H H ↑ L 对应内部触发器的状态 L L ↑ L 存入和读出数据 Q0~Q7 DN C