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Verilog HDL 语言基础 Verilog HDL 语言介绍 Verilog HDL 语法的基本概念 Verilog在VLSI设计过程中的位置 简单设计模块及端口声明 //与或非门的Verilog 代码 module AOI (A, B, C, D, F); input A, B,C,D; output F; assign F = ~((A B) | (C D)); endmodule // Verilog 代码结束 Verilog的基本构建块。 模块 1、用声明语句（不能够嵌套） 2、用实例元件 接口由端口定义 可能包含其他模块实例 所有模块同时运行 简单设计Endmodule 模块定义由verilog的关键字endmodule来结束。 //与或非门的Verilog 代码 module AOI (A, B, C, D, F); input A, B,C,D; output F; assign F = ~((A B) | (C D)); endmodule // Verilog 代码结束 简单设计功能 以上就是模块的接口，那么模块的功能是什么样的？ 在此模块主体，只有一个语句，并且语句中所引用的名字事实上都是设计的端口。模块主体中使用的名字都在模块开头和端口声明中声明过了，所以在模块主体中不再对内部要素进行声明。Assign是verilog的一个关键词，表示并行的连续的任务，描述了该模块的功能。只要A，B，C，D四个端口有一个值发生变化，任务就执行。~, 及| 三种符号分别代表取反、按位与及按位或。 //与或非门的Verilog 代码 module AOI (A, B, C, D, F); input A, B,C,D; output F; assign F = ~((A B) | (C D)); endmodule // Verilog 代码结束 Verilog module AOI (input A, B, C, D, output F); //与或非门的Verilog 代码 module AOI (A, B, C, D, F); input A, B,C,D; output F; assign F = ~((A B) | (C D)); endmodule // Verilog 代码结束 Wire型变量 上面提到的与或非门的功能模块采用一个连续的赋值语句，即输出是输入的方程式结果。这已经是最简单的描述方法。一般地，其他模块都比上述模块要复杂的多，内部连接部分是必需的。要给内部信号连续赋值的话，这个信号首先必须声明为wire型变量。 Verilog中wire型变量代表电气连接。 Wire型变量 //与或非门的Verilog 代码 module AOI (input A, B, C, D, output F); input A, B, C, D; output F; wire F; // the default wire AB, CD, O; // necessary assign AB = A B; assign CD = C D; assign O = AB | CD; assign F = ~O; endmodule // Verilog 代码结束 Wire型变量Wire变量声明 这是wire变量声明的语法，跟verilog-1995标准的端口声明类似，可以定义wire变量的位宽和名字或者一系列名字。可以根据你的意愿单独声明wire变量，例如 由于端口变量默认为wire型，所以在定义F变量时可以不加以强调变量类型。 wire AB, CD, O; wire AB, CD; wire O; 设计级别 模块内可以调用其他模块。这里我们看到二选一多路器由一个与或非门和一对非门组成。 模块实例 该MUX_2模块包含了每个低层次模块的引用，并描述了它们之间的相互联系。在Verilog的行话来说，一个低层次模块的引用被称为模块实例。 每个实例是一个独立的，并行的模块副本。每个模块由实例化的模块（如AOI或INV），一个实例名称（在当前模块的唯一实例）和一个端口连接列表组成。 该模块端口的连接可以按顺序给出（位置映射），或者端口可以明确地命名为它们连接（命名映射）。命名映射通常是首选的长连接列表，因为它可避免不必要的错误。 Verilog: 二选一多路器模块 // 二选一多路器的Verilog代码 module INV (inp