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(2) 条件信号赋值语句是另一种并行赋值语句，其表达方式如下： 赋值目标=表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE … 表达式； 在结构体中的条件信号赋值语句的功能与在进程中的IF语句相同，在执行条件信号赋值语句时，每一赋值条件是按书写的先后关系逐项测定的，一旦发现赋值条件为TURE，则立即将表达式的值赋给赋值目标变量。 (3) 选择信号赋值语句的语句格式如下： WITH 选择表达式 SELECT 赋值目标信号= 表达式 WHEN选择值 表达式 WHEN 选择值 … 表达式 WHEN 选择值； 选择信号赋值语句本身不能在进程中应用，但其功能却与进程中的CASE语句的功能相似。CASE语句的执行依赖于进程中敏感信号的改变，而且要求CASE语句各子句的条件不能有重叠，必须包容所有的条件。选择信号语句中也有敏感量，即关键词WITH旁的选择表达式。每当选择表达式的值发生变化时，就将启动此语句对各子句的选择值进行测试对比，当发现有满足条件的子句时，就将此子句表达式中的值赋给赋值目标信号。与CASE语句相类似，选择赋值语句对子句条件选择值的测试具有同期性，不像条件信号赋值语句那样是按照子句的书写顺序从上至下逐条测试的。因此，选择赋值语句不允许有条件重叠的现象，也不允许有条件涵盖不全的情况。 4．并行过程调用语句 并行过程调用语句可以作为一个并行语句直接出现在结构体中或块语句中。并行过程调用语句的功能等效于包含了同一个过程调用语句的进程。并行过程调用语句的语句调用格式与前面讲的顺序过程调用语句的格式是相同的，即 过程名 (关联参量名)； 5. 元件例化语句 元件例化就是引入一种连接关系，将预先设计好的设计实体定义为一个元件，然后利用特定的语句将此元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引入一个新的低一级的设计层次。元件例化是使VHDL设计实体构成自上而下层次化设计的一种重要途径。 元件例化是多层次的。在—个设计实体中被调用安插的元件本身可以是一个低层次的当前设计实体，它可以调用其他的元件，以便构成更低层次的电路模块。因此，元件例化就意味着在当前结构体内定义了—个新的设计层次，这个设计层次的总称叫元件，但它可以以不同的形式出现。这个元件可以是已设计好的一个VHDL设计实体，可以是来自FPGA元件库中的元件，也可以是以别的硬件描述语言设计的实体，元件还可以是软的IP核，或者是PPGA中的嵌入式硬IP核。 元件例化语句由两部分组成，前一部分是将一个现成的设计实体定义为一个元件的语句，第二部分则是此元件与当前设计实体的连接说明。它们的语句格式如下： 元件定义语句： COMPONENT 元件名 IS GENERIC (类属表)； PORT (例化元件端口名表)； END COMPONENT 例化元件名； 元件例化语句： 元件例化名：例化元件名 PORT MAP( [例化元件端口名=]连接实体端口名，…)； 以上两部分语句在元件例化中都是必须存在的。第一部分语句是元件定义语句，相当于对一个现成的设计实体进行封装，使其只留出外面的接口界面，就像一个集成芯片只留几个引脚在外一样。它的类属表可列出端口的数据类型和参数，端口名表可列出对外通信的各端口名。元件例化的第二部分语句即为元件例化语句，其中的例化名是必须存在的，它类似于标在当前系统(电路板)中的一个插座名，而元件名则是准备在此插座上插入的、已定义好的元件名。PORT MAP是端口映射的意思，其中的端口名是在元件定义语句中的端口名表中已定义好的元件端口的名字，连接端口名则是当前系统与准备接入的元件对应端口相连的通信端口，相当于插座上各插针的引脚名。 元件例化语句中所定义的元件的端口名与当前系统的连接端口名的接口表达有两种方式。 一种是名字关联方式。在这种关联方式下，例化元件的端口名和关联(连接)符号“=”两者都是必须存在的。这时，端口名与连接端口名的对应式，在PORT MAP句中的位置可以是任意的。 另一种是位置关联方式。若使用这种方式，端口名和关联连接符号都可省去，在PORT MAP子句中，只要列出当前系统中的连接端口名就行了，但要求连接端口名的排列顺序与所需例化的元件端口定义中的端口