VHDL与QuartusII应用.pptVIP

现代计算机组成原理 潘 明 潘 松 编著 第 2 章 VHDL与QuartusII应用 2.6 QuartusII6.0使用向导 2.6.5 时序仿真 图2-29设置好的激励波形图 2.6 QuartusII6.0使用向导 2.6.5 时序仿真 图2-30 选择仿真控制 2.6 QuartusII6.0使用向导 2.6.5 时序仿真 图2-31 仿真波形输出 2.6 QuartusII6.0使用向导 2.6.5 时序仿真 图2-32 选择全时域显示 2.6 QuartusII6.0使用向导 2.6.6 应用RTL电路图观察器 图2-33 cnt10工程的RTL电路图 2.6 QuartusII6.0使用向导 2.6.7 引脚锁定设置和下载 图2-34 GW48实验系统模式5实验电路图 2.6 QuartusII6.0使用向导 2.6.7 引脚锁定设置和下载 图2-35 Assignment Editor编辑器 2.6 QuartusII6.0使用向导 2.6.7 引脚锁定设置和下载 图2-36 两种引脚锁定对话框 2.6 QuartusII6.0使用向导 2.6.8 配置文件下载 图2-37 选择编程下载文件 2.6 QuartusII6.0使用向导 2.6.8 配置文件下载 图2-38加入编程下载方式 2.6 QuartusII6.0使用向导 2.6.8 配置文件下载 图2-39 双击选中的编程方式名 2.6 QuartusII6.0使用向导 2.6.9 AS模式编程配置器件 图2-40 ByteBlaster?II接口AS模式编程窗口 2.6 QuartusII6.0使用向导 2.6.10 JTAG间接模式编程配置器件 图2-41 选择目标器件EP1C6Q240 2.6 QuartusII6.0使用向导 2.6.10 JTAG间接模式编程配置器件 图2-42 选定SOF文件后，选择文件压缩 2.6 QuartusII6.0使用向导 2.6.10 JTAG间接模式编程配置器件 图2-43 用JTAG模式对配置器件EPCS1进行间接编程 2.7 嵌入式逻辑分析仪使用方法 1．打开SignalTap?II编辑窗 图2-44 SignalTap?II编辑窗 2.7 嵌入式逻辑分析仪使用方法 2．调入待测信号 图2-45 SignalTap II编辑窗 3．SignalTap II参数设置 2.7 嵌入式逻辑分析仪使用方法 4．文件存盘 图2-46下载cnt10.sof并准备启动SignalTap?II 5．编译下载 6．启动SignalTap?II进行采样与分析 2.7 嵌入式逻辑分析仪使用方法 图2-47 SignalTap?II数据窗设置后的信号波形 6．启动SignalTap?II进行采样与分析 2.8 原理图输入设计方法 图2-47 SignalTap?II数据窗设置后的信号波形 1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘 2.8 原理图输入设计方法 图2-49 将所需元件全部调入原理图编辑窗并连接好 3. 将设计项目设置成可调用的元件 4. 设计全加器顶层文件 2.8 原理图输入设计方法 图2-50 连接好的全加器原理图f_adder.bdf 4. 设计全加器顶层文件 2.8 原理图输入设计方法 图2-51 f_adder.bdf工程设置窗 5. 将设计项目设置成工程和时序仿真 2.8 原理图输入设计方法 图2-52 加入本工程所有文件 5. 将设计项目设置成工程和时序仿真 2.8 原理图输入设计方法 图2-53 全加器工程f_adder的仿真波形 5. 将设计项目设置成工程和时序仿真 习 题 2-1. 画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT