VHDL编程设计.pptVIP

本章小结： 在工程设计中，采用在工程实践中总结、产生的一些在具有指导意义的设计原则和方法，有利于提高设计效率和设计质量，避免走弯路，减少产品开发周期，加快产品的上市进程。学习他人的设计技巧是提高自己设计水平的有效途径。本章介绍的主要内容有： 1. 介绍了在VHDL编程设计中，描述方法对电路结构的影响（包含锁存避免、寄存器使用、括号使用、并行结构描述、资源共享、数值比较），不同的状态机描述方法（包含单进程状态机的基本结构模型、多进程状态机的基本结构模型、多进程状态机与单进程状态机的比较）。 2. 介绍了层次化设计的基本思想和原则，层次化设计的基本结构与优点，以及层次化设计的一些有效方法。 3. 介绍了Block RAM的结构、描述Block RAM 的VHDL程序、Block RAM的宽度和深度组合形式。 4. 介绍了基于IP Core的Block RAM设计，包括双端口RAM的特性、结构与功能，使用IP Core生成双端口RAM的参数设置、不同模式的时序，使用Memory Editor生成COE文件的方法。 5. 时钟时延和相位偏移等已经成为影响FPGA设计的关键因素。Xilinx公司采用数字延迟锁相环（DLL，Delay Locked Loop）技术进行FPGA内部的时钟控制，可以消除时钟相位偏移、变换时钟频率（倍频或分频）和调整时钟输出相位。全局时钟网络（Global Clock Networks）是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。采用 DCM（数字时钟管理器，Digital Clock Manager）比DLL功能更强大、使用更灵活，主要功能包括消除时钟时延、频率合成和时钟相位调整。 本章的重点是掌握在VHDL编程设计中，锁存避免、寄存器使用、括号使用、并行结构、资源共享、数值比较等描述方法对电路结构的影响，单进程状态机、多进程状态机的基本结构模型，层次化设计的基本结构与方法，Block RAM的结构、编程、宽度和深度组合，基于IP Core的Block RAM设计，使用DLL、全局时钟网络、DCM消除时钟时延、频率合成和时钟相位调整等方法。建议学时数为2～4学时。掌握和提高设计技巧需要通过大量的实际的设计过程，应结合第8章中的应用实例进行学习。 思考题与习题 在VHDL编程时如何避免不必要的锁存？ 在VHDL编程时尽使用寄存器避免锁存有什么优点？ 在VHDL编程时使用括号描述想要的结构有什么优点？ 在VHDL编程时如何描述一个并行结构？ 资源共享的概念是什么？在VHDL编程时如何实现资源共享？ 在VHDL编程时如何实现数值比较？ Mealy型和Moore型状态机的特点？ 单进程状态机的基本结构模型？ 多进程状态机的基本结构模型？ 比较多进程状态机与单进程状态机有什么不同？ 层次化设计的优点？层次化设计的基本结构？ 试编程分析、比较图7.2.2与7.2.3的不同？ 试编程分析、比较图7.2.4与7.2.5的不同？ 登录网站，了解Spartan-ⅡE、Virtex-Ⅱ Pro的Block RAM的结构与特性。 试编程描述Spartan-ⅡE、Virtex-Ⅱ Pro的Block RAM。 Virtex、Virtex-E、Virtex-II、Virtex-IIPro、Spartan、Spartan-II、Spartan-IIE和Spartan-3系列的FPGA双端口Block RAM的结构与特性？ 怎样使用IP Core生成双端口RAM？参数设置窗口的特性与使用方法？ 怎样阅读和理解双端口RAM不同工作模式的时序图？时序图有什么作用？ 怎样使用Memory Editor生成COE文件？ 登录网站，查找DLL VHDL和 Verilog编程模板，编写DLL应用程序。 登录网站，查找DLL板级连接应用电路，编写DLL应用程序。 登录网站，查找全局时钟网络VHDL和 Verilog编程模板，编写全局时钟网络应用程序。 登录网站，查找DCM VHDL和 Verilog编程模板，编写DCM应用程序。 登录 网站，查找FLEX6000／8000／10K、APEX20K、ACEX1K、APEXⅡ、Mercury、Excalibur和Stratix系列产品的时钟使用方法与技巧？ * * *