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第4章 VHDL设计入门 基本知识： 理解QuartusⅡ的HDL输入法 理解VHDL程序的基本结构 理解VHDL程序的顺序结构 理解VHDL程序的并行结构 理解VHDL程序的语言要素 QuartusⅡ软件的操作顺序： 编写VHDL程序（使用Text Editor） 编译VHDL程序（使用Complier） 仿真验证VHDL程序（使用Waveform Editor、Simulator） 进行芯片的时序分析（使用Timing Analyzer） 安排芯片脚位（使用Floorplan Editor） 下载程序至芯片（使用Programmer） §4.1 QuartusⅡ的HDL输入法 §4.2 VHDL的程序基本结构117 VHDL基本程序结构： 2）实体（ENTITY）命令格式： 3）Architecture定义区的命令格式： 程序如下： 基本数据类型:逻辑信号、数值信号 一、逻辑信号 ※注意： 数据对象的定义 VHDL语言的标识符 数据对象的定义 VHDL语言的标识符 标识符表示的几种数据对象的详细说明如下： VHDL程序的顺序结构 顺序语句： 每一条语句在行为仿真时的执行顺序都是按照它们的书写顺序。 并行语句： 各个并行语句在行为仿真时执行是同步进行的，其执行顺序与它们的书写顺序无关。 §4.2 顺序语句（一） §4.2 顺序语句(二) Case-When,Null 作业： §4.3 并行同时语句（一） 二、数值信号 在VHDL的程序中，将信号定义成数值，是为了方便作数值方面的运算，如“加6计数器”、“10分频器”，为后续作加减乘等运算就相对容易许多。 1、整数(Integer) Type INTEGER is range -2147483648 to 2147483647 实际上一个整数是由32位的BIT_VECTOR所构成，所以数值范围也可以看成是-231 ~231-1 ①正整数 Subtype POSITIVE is range 0 to INTEGER’High ②自然数 Subtype NATRAL is range 1 to INTEGER’High 数值范围的限制方法，是以Range…To 命令来达成。 Signal A : INTEGER; --32位整数的定义 Signal B : Integer range 0 to 7; --3位整数的定义 Signal C : Integer range -1 to 1; --2位整数的定义 上面的A、B、C信号的定义，原本都是32位的整数，但经Range…To的限制结果，将有效控制B、C的位长度。 2、无符号整数 和前面的“标准逻辑”序列（Std_logic_vector）信号相似，定义时必须指明这个无符号整数的位数，例如下面的定义： Signal A : Unsigned(3 Downto 0); --4位无符号整数定义 Signal B : Unsigned(7 Downto 0); --8位无符号整数定义 Usigned信号类型除了具有数值运算的好处外，它还具有与“标准逻辑”序列信号相似的逻辑运算特性。 通过一个实例来理解无符号整数与标准逻辑序列的异同： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --**************************************************** ENTITY CH2_1_3 IS PORT( A:IN STD_LOGIC_VECTOR(1 DOWNTO 0); B:IN UNSIGNED(1 DOWNTO 0); C:OUT UNSIGNED(7 DOWNTO 0); D:OUT STD_LOGIC_VECTOR(1 DOWNTO 0) ); END CH2_1_3; --***************************************************** ARCHITECTURE M OF CH2_1_3 IS SIGNAL E,F,G:UNSIGNED(1 DOWNTO 0); SIGNAL H :UNSIGNED(7 DOWNTO 0); BEGIN E=UNSIGNED(A); F=B; H(1 DOWNTO 0)=E+F; H(3 DOWNTO 2)=E-F; H(7 DOWNTO 4)=E*F; G