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第四章 组合逻辑电路 铺垫： 第2章逻辑函数化简 第3章门电路内部结构 讨论内容： 组合逻辑电路分析 组合逻辑电路设计 组合逻辑电路的冒险现象（结电容-延迟） １．双4选1数据选择器 逻辑图 　　根据逻辑图及传输门的工作特点，写出函数表达式： 　　可见，通过A1A0的４种组合，可以从D3～D0４路输入数据中选择１路送到输出端，从而实现了数据选择的功能。 D23 D13 1 1 0 D22 D12 0 1 0 D21 D11 1 0 0 D20 D10 0 0 0 0 0 × × 1 Y0 Y1 A0 A1 ST1(ST2) 表4-1-11 双4选1数据选择器真值表 ２．8选1数据选择器CT54S151/CT74S151 MUX ST A0 A1 A2 D0 D1 D2 D3 D4 D5 D6 D7 0 2 0 1 2 3 4 5 6 7 G 0 7 Y W 图4-1-30 8选1数据选择器逻辑符号 EN D7 D7 1 1 1 0 D6 D6 0 1 1 0 D5 D5 1 0 1 0 D4 D4 0 0 1 0 D3 D3 1 1 0 0 D2 D2 0 1 0 0 D1 D1 1 0 0 0 D0 D0 0 0 0 0 1 0 × × × 1 W Y A0 A1 A2 ST 表4-1-12 8选1数据选择器真值表 　　CT54S151/CT74S151是互补输出的8选1数据选择器。 ３．数据选择器的功能扩展 　　(1) 双4选1数据选择器扩展为8选1数据选择器 双4选1数据选择器组成8选1数据选择器 EN 0 1 2 3 1 G 0 3 MUX Y 0 Y (2) 8选1数据选择器扩展为32选1数据选择器 EN 0 · · · 7 2 G 0 7 MUX Y 0 A0 A1 A2 A3 A4 EN 0 · · · 7 2 G 0 7 MUX Y 0 EN 0 · · · 7 2 G 0 7 MUX Y 0 EN 0 · · · 7 D0 · · · D7 D8 · · · D15 D16 · · · D23 D24 · · · D31 2 G 0 7 MUX Y 0 图4-1-31 8选1扩展成32选1的一种结构 32选4 4 选 1 * 4.1.2　全加器 4.1.3　编码器 4.1.4　译码器 4.1.5　数值比较器 4.1.6　数据选择器 4.1.7　奇偶产生/校验电路 4.1　组合逻辑电路分析 4.1.1　组合逻辑电路分析方法 4.1.2　全加器 4.1.3　编码器 4.1.4　译码器 4.1.5　数值比较器 4.1.6　数据选择器 4.1.1　组合逻辑电路分析方法 4.1.1　组合逻辑电路分析方法 逻辑电路分析：看电路图，归纳出其功能。 方法：代数法； 步骤： (1) 根据电路图，从输入开始，逐级推出输出表达式； (2) 由输出函数表达式，列出真值表； (3) 概括电路的功能。 学习意义：掌握根据datasheet的电路判断芯片功能。 例4-1　分析图示的组合逻辑电路。 第一步：根据电路，从输入开始，逐级推出输出表达式 例4-1　分析图示的组合逻辑电路。 0 1 1 1 0 1 1 1 0 0 0 0 F B A 表4-1-1 例4-1真值表 第二步：由输出函数列真值表。 第三步：归纳逻辑功能。 该电路为异或逻辑电路。 4.1.2 全加器 １.１位全加器 （2）对照F及CO的表达式，列出真值表。 分析图示电路： （1）先写输出表达式： （3）由真值表判断模块功能 观察:若A、B为1位二进制数，CI为低位二进制数相加的进位，则F为三者之和，CO为三者相加向高位的进位。 结论：该电路可完成1位二进制数全加的功能，称全加器。 记忆：CI (Carry in) CO (Carry out) 一位全加器的逻辑符号 B A F ２．串行进位加法器 特点：每一位输出，要等到低一位的进位产生以后才能建立，故又称逐位进位加法器。 缺点:运算速度慢。思考：若每级运算时间延迟是1ms,则计算速度的上限是多少次/秒？ 　　在１位全加器的基础上，可以构成多位加法电路。 ３．超前进位加法器 　　如P119页图示，超前进位全家器，只需要经历一级与非门和一级与或非门的延迟时间，比串行进位全加器更早达到稳定，即计算速度更快。 思考：要使数字系统响应速度尽可能快，内部电路应具备什么特点？如：F=A+B+C+D 逻辑符号 4.1.3 编码器 编码器：某输入脚有请求信号出现，则并行输出一个能够标识该输入脚的二进制数。 优先编码器：能识别输入信号的优先级别的编码器。 １．概念 ２．优先编码器(P121图4-1-8,下页PPT) 　　若不考虑附加电路ST、YS、YEX，则电路输出方程为：