[工程科技]第八章时序逻辑电路.pptVIP

可编程逻辑器件的开发与应用 第八章 时序逻辑电路 8.1 时序逻辑电路简介 与组合逻辑电路不同，时序逻辑电路的输出不仅和当前的输入有关，还和电路原来的状态有关 8.1 时序逻辑电路简介 时序逻辑电路的特征：记忆特性 存储电路是通过各种存储单元来实现的，存储单元按照触发方式分为电平触发和边沿触发两种 电平触发的称为锁存器 边沿触发的称为触发器 8.1 时序逻辑电路简介 触发器在使用时要满足两个参数：建立时间（setup-up-time）和保持时间(hold-time） 建立时间：指在时钟有效沿到来之前，数据至少需要保持稳定不变的时间 保持时间：指在时钟有效沿到来之后，数据需要保持稳定不变的时间 8.1 时序逻辑电路简介 周期(PERIOD)约束是一个基本时序和综合约束，它附加在时钟线网上 通常逻辑器件内部所能达到的最高运行频率，取决于同步元件本身的建立时间和保持时间以及同步元件之间的逻辑布线延迟 8.1 时序逻辑电路简介 1、建立时间(setup_up_time)和保持时间(hold_time)的约束 8.1 时序逻辑电路简介 2、考虑时钟偏移(clock_skew)的影响： 8.1 时序逻辑电路简介 3、考虑时钟抖动(clock_jitter)的影响： 8.1 时序逻辑电路简介 综合考虑时钟偏移和时钟抖动的影响： 时钟偏移和时钟抖动产生的原因： 8.2 时序逻辑电路的设计 一般的时序逻辑电路包括组合逻辑电路和时序逻辑电路 因此设计中也应当将组合逻辑电路和时序逻辑电路分开描述，尽量不要放在一个always语句块之中 8.2 时序逻辑电路的设计 另外，需要注意 使用电平触发的方式，建议在行为里面使用阻塞性过程赋值 使用边沿触发的方式，建议在行为里面使用非阻塞性过程赋值 8.3 时序逻辑电路实例 1、触发器 触发器是最常见的时序逻辑单元 8.3 时序逻辑电路实例 2、移位寄存器 移位寄存器具有存储和移位的双重功能 移位寄存器怎么描述？ 8.3 时序逻辑电路实例 3、计数器 在数字电路里计数器的使用非常广泛 计数器除了记录时钟脉冲的个数以外，还包括定时、分频等等其他功能 计数器分为同步计数器和异步计数器 8.3 时序逻辑电路实例 3、计数器 同步计数器： 计数器内部 各个触发器 的翻转依赖 相同的时钟 8.3 时序逻辑电路实例 3、计数器 异步计数器： 计数器内部 各个触发器 的翻转依赖 不同的时钟 8.4 设计方法和设计优化 介绍数字系统设计中的设计方法和设计优化 对设计进行优化包括对综合结果的资源耗用、速度和功耗等问题，就是使设计达到面积最省、速度最高而功耗最低的要求 8.4 设计方法和设计优化 1、可综合的设计 所设计的指令和代码能转化为具体的电路网表结构 8.4 设计方法和设计优化 在进行可综合的数字系统设计时，需要注意： 不使用初始化语句 不使用带有延时的描述 不使用循环次数不确定的循环语句，如while等 应尽量采用同步方式设计电路 8.4 设计方法和设计优化 用always过程描述组合逻辑，应在敏感信号列表中列出快中出现的所有输入信号 所有的内部寄存器都应该能够被复位，所以应尽量使用器件的全局复位端 8.4 设计方法和设计优化 2、同步设计 同步设计可以有效的利用器件中的逻辑资源，并能最大限度的使系统稳定地同步于系统时钟 因此，尽量避免出现一些异步电路，除非特殊系统的需要 8.4 设计方法和设计优化 典型的异步电路： 组合环路：典型的组合环路来自于直接建立没有寄存器的反馈 8.4 设计方法和设计优化 典型的异步电路： 延迟链路：当两个以上连续的多输入产生单扇出引起延迟时，就会产生延迟链路 解决的方法是把反相器连在一起增加延迟 8.4 设计方法和设计优化 典型的异步电路： 异步计数：在规模较小的电路中经常采用异步结构的计数器。随着电路规模的增加，非常容易引起竞争和冒险 8.4 设计方法和设计优化 3、资源共享 尽量减少系统所耗用的器件资源也是我们进行电路设计时所追求的目标 资源共享（Resource Sharing），尤其是将一些耗用资源较多的模块进行共享，如算术处理部件 8.4 设计方法和设计优化 3、资源共享 举例：实现这样的功能，当sel=0时，sum=a+b;当sel=1时，sum=c+d; 8.4 设计方法和设计优化 3、资源共享 举例：实现这样的功能，当sel=0时，sum=a+b;当sel=1时，sum=c+d; 8.4 设计方法和设计优化 3、资源共享 将上面两个程序分别综合，然后查看报告文件，比较器件资源的消耗情况，可以发现方式2更节省资源 因此，需要尽量实现资源共享（可利用刮号控制） 8.4 设计方法和设计优化 4、测试 成本！！！ 芯片测试的成本占到了芯片设计总