WM8731的I2C配置模块的FPGA设计.doc

WM8731的I2C配置模块的FPGA设计 本文研究丫一种基于FPGA的丽8731的I2C配置模块的设计 方案。该设计利用数字系统设计自动化(EDA)技术实现了全硬件结构 的I2C配置模块的功能。系统具有集成度高、稳定性好、设计灵活和 设计效率高等优点。 匕 关键词:FPGA； I2C 总线；SOPC； WM8731 TP391A 1009-3044(2007)06-11622-02 随着SOPC (System On Programmable Chip)技术的不断发展和完 善，人们现在很容易在一片可编程逻辑器件(FPGA)中实现一个数字 系统的中央处理器和外围控制接口等大部分数字功能模块。这样既实 现了系统的小型化、低功耗，又降低了产品开发成本，提高了设计的 本文以一个基于SOPC技术的嵌入式数字音频录放系统的设计方 案为例，介绍其中的音频编/解码芯片WM8731的I2C总线配置模块的 设计方法。巾于SOPC技术在现代电子设计领域表现出的明显的技术先 进性，使得本设计具有设计灵活、扩展性好和集成度高等优点。 2系统方案与原理 系统结构如图1所示。本系统选用的FPGA芯片是Altera公司最 新推出的CycloncII系列的EP2C35。该芯片具有35000个逻辑单元、 672个引脚、475个用户自定义I/O接门、35个嵌入式乘法器和4个 锁相环，是一个集成度极高和功能强大的FPGA芯片。在FPGA中，设 计有NiosII软核处理器以及挂在该NiosII系统的Avalon总线上的 I2C配置接口模块和数据处理接口等。在FPGA外部，就是本文主要控 制的音频编/解码芯片WM8731。 图1系统的结构框图 系统在NiosI I CPU及其相应的软件控制下，通过I2C配置接口模 块对音频编/解码芯片W8731进行配置后，由WM8731按照设计要对 输入的模拟音频信号进行A/D转换，对输出的数字信号进行D/A转换。 转换前后的数字信号经过FPGA内的数据处理接口模块处理后，再交给 NiosII CPU作后续的处理。本文将重点介绍其中的I2C配置接口模块 的设计原理和实现技术。 3 I2C总线 I2C(Inter-IC)总线是由飞利浦公司为了在集成电路之间进行控 制和通信而幵发的一种总线标准。它由两条双向串行总线(SCL、SDA) 构成，简单高效，可以完成多个器件之间的数据交换。尤其适用于多 个器件之间短距离内随机通信。I2C总线的规范如下： 3. 1数据传输格式 主从器件之间在SDA总线上进行数据传输，SCL总线的功能是进 行时钟同步。数据传输以字节为单位，每位占用一个时钟，最高有效 位在先，每字节后跟随一个应答位(ACK)。数据传输时，每一位都在时 钟总线SCL的高电平期间进行采样，因而数据总线SDA必须在SCL 的高电平期间保持稳定，SDA的状态变化只能发生在SCL低电平期间。 一旦在吋钟总线SCL高电平期间SDA总线高低状态发生转变，则意味 着主器件发出了开始或者停止信号。 3.2数据有效 时钟总线SCL的高电平期间数据总线SDA上的数据必须保持稳定， 数据总线SDA的高低状态只能在时钟总线SCL低电平期问发生变化。 数据传输时序如图2所示。 图2数据传输时序 3.3开始和停止信号 态，此时的时钟总线SCL和数据总线SDA都为高电平，如果一个主器 件试图控制I2C总线的数据传输时，首先要发出一个开始信号。开始 信号定义为：当时钟总线SCL为高时，数据总线SDA发生从高到低的 变化。同样主器件可以通过发送一个停止信号来中止数据传输。停止 信号定义为：当时钟总线SCL为高时，数据总线SDA发生从低到高的 变化。开始和停止信号时序如图3所示。 图3开始和停止信号时序图 3.4应答位 每一传输字节后必须跟随一个应答位(ACK)。应答时钟脉冲由主器 件生成，在应答时钟脉冲期间，发送方必须释放数据传输总线SDA， 接收器件在应答时钟脉冲期间必须将数据总线SDA拉低，即在时钟脉 冲高电平期间保持数据总线SDA为低。当传输发生错误，或者接收器 件正在进行其它的实时操作，而无法进行数据接收和发送时，数据总 线SDA保持为高电平，即未应答，此吋主器件可以发出停止信号以中 止传输，或者开始信号重新进行传输。应答信号时序如图4所示。 图4应答信号时序图 4 WM8731的I2C总线配置模块 WM8731是Wo If son Microelectronics公司生产的一款低功耗的 高品质双声道数字信号编/解码芯片。该芯片在本系统设计中主要完成 声音信号在采集和回放过程中的A/D和D/A转换功能。该芯片的ADC 和DAC的采样频率为8KHZ-96KHZ可调，可转换的数据位长度为16- 32位可调。丽8731的内部有11个寄存器。该芯片的初始化以及工作